RTL设计指导原则-面积与速度互换-优快云博客

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来源：网络素材

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来自中国大学MOOC上西南交通大学的慕课《芯动力-硬件加速设计方法》，这里放的是笔者的一些学习笔记,示例代码修正等,以下是他们的课程大纲，有兴趣的朋友也可以看看

RTL 级设计的评判标准

RTL 级设计的评判标准很多，如

时序性能
所占面积
可测试性
可重用性
功耗
时钟域的分配

复位信号设计

是否与所用 EDA 工具匹配。

对FPGA/CPLD : 是否能发挥这些PLD的结构特点等

根据这些目标的组合和优先级设置，可以派生出就唔多不同的设计原则：

面积与速度互换
乒乓操作
流水线设计

面积

一个设计所消耗的目标器件(如FPGA CPLD 和 ASIC 等)的硬件资源或者ASIC芯片的面积。

对于FPGA /CPLD来说,可以用所消耗的触发器FF和查找表 LUT数量来衡量，
对于 ASIC 来说,则可以用设计的面积、门数等衡量。

速度

指设计在芯片上稳定运行时所能够达到的最高频率，这个频率由设计的时序状况决定

与设计满足的：

时钟周期
PAD to PAD Time
Clock Setup Time
Clock Hold Time
Clock-to-Output Delay

等众多时序特征量密切相关。

面积和速度的平衡与互换原则

科学的设计目标：

面积：在满足设计时序要求(包含对设计最高频率的要求)的前提下 ,占用最小的芯片面积；
速度：在所规定的面积下，使设计的时序余量更大，频率更高。
要求：应该认识到它们是和产品的质量、成本直接相关的。

如果设计的时序余量比较大，运行的频率比较高

设计的健壮性更强

整个系统的质量更有保证

设计所消耗的面积更小

在单位芯片上实现的功能模块更多

需要的芯片数量更少

整个系统的成本也随之大幅度削减

相比之下，面积和速度的地位是不一样的。相比之下,满足时序、工作频率的要求更重要一些,

所以当两者发生冲突时，应采用速度优先的原则。面积和速度的互换是 RTL 设计的一个重要思想。

从理论上讲,一个设计如果时序余量较大，所能跑的频率远远高于设计要求：

可以通过功能模复用减少整个设计所消耗的芯片面积

用速度的优势对换面积的节约。

反之，如果一个设计的时序要求很高，普通方法达不到设计频率，可以：

那么一般可以通过将数据流串并转换

并行复制多个操作模块

对整个设计采取"乒乓操作"和"串并转换"的思想进行处理

在芯片输出模块处再对数据进行"并串转换"

从宏观来讲，整个芯片满足了处理速度的要求，这相当于用面积复制换取速度的提高。面积和速度互换的操作技巧很多，比如模块复用、“乒乓操作”、"串井转换”等，这些技巧需要不断积累。

面积换速度

本例是一个路由器设计实例。假设输入数据流的速率是 450Mbit/s的，而在FPGA上设计的数据处理模块的处理速度最大为 150Mbit/s，由于处理模块的数据吞吐量满足不了要求，因此直接在FPGA 上实现是一个“不可能完成的任务”。在这种情况下，就应该利用“面积换速度”的思想，至少复制3个处理模块。首先将输入数据进行串并转换，然后利用这3个模块并行处理分配的数据，最后将处理结果“并串转换"以满足数据速率的要求。在处理模块的两端，其数据速率是 450Mbit/s，而在FPGA的内部，每个子模块处理的数据速率是150Mbit/s。其实个数据吞吐量的保障是依赖于3个子模块的并行处理来完成的，也就是说通过占用更多的芯片面积来实现高速处理。设计示意图如所示。