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原创 PCIe-403 VU13P加速卡/算法验证板/信号处理板
PCIe-403是基于VU13P FPGA的PCIe板卡，支持PCie3.0x16和PCIe4.0x8，可以作为计算加速、算法验证、信号处理、宽带网络收发等应用场景
2024-12-28 13:35:34
899
原创 全国产4通道250M/16bit同步采集卡
UDFMC-703为四通道接收FMC模块，符合VITA57.1标准，支持进口或国产16bit ADC（如AD9467-250），采用交流耦合，具备高SNR、SFDR及隔离度。集成HMC7044锁相环，可输出多频时钟，支持外参考/时钟、外触发及板载温度监控。全模块采用工业级元器件，支持100%国产化，适用于通信、雷达、卫星等领域的高速数据采集与测向应用。
2026-10-21 13:50:23
177
原创 全国产4通道12G/16bit DA回放卡
UDFMC-709A是一款支持4通道同步回放的FMC子卡，搭载AD9176或AS9174 DAC芯片，采用12GHz高精度时钟，具备优异相位噪声性能。支持外参考/外时钟、外触发及板载温度监控，全工业级元器件设计，可实现100%国产化。适用于通信、卫星、雷达等高速波形生成与回放场景，主要技术指标包括30MHz~3400MHz频率范围、-2dBm~+4dBm输出功率，配备TCXO保障频率稳定度优于5×10⁻⁷，接口为SMA-KHD，兼容FMC标准连接器。
2026-10-21 13:31:13
185
原创 JFMZQ28DR、JFMZQ68DR、RFsoc XCZU47DR、XCZU48DR 信号处理板
UDLAN-408信号处理模块基于国产FPGA，支持8路A/D采集与8路D/A回放，具备100%国产化设计，工业级品质，支持30MHz~6000MHz频率范围（进口配置），可实现5G@14bit采集与9.85G@14bit回放。模块集成100G以太网、Aurora、PCIe接口，支持独立运行或接入服务器，兼容MICO高速互联，具备高SNR、SFDR及温度稳定性，支持北斗定位、IRIG-B时统，具备多重保护功能，广泛应用于雷达、通信、卫星等信号处理领域。
2026-10-21 11:39:03
241
原创 银河麒麟 Qt 可执行文件打包说明
在飞腾VPX-404平台（aarch64，麒麟系统）上，使用linuxdeployqt将Qt客户端程序及依赖so库打包至同一目录。需确保Release版本可执行文件与Debug编译的业务库（如libcustom_uid.so）兼容，并通过ldd验证无缺失依赖。下载对应aarch64的linuxdeployqt-continuous.AppImage，置于发布目录，执行打包命令并指定qmake路径。成功后生成包含Qt插件和依赖库的可运行环境，可通过./AppRun或./ClientApp直接运行，实现“拷走即
2026-10-19 20:11:18
213
原创 关于AGC性能测试
LAN-404支持快速与慢速AGC模式。慢速AGC由上位机控制射频模块实现。测试显示：当信号源从-50dBm升至-40dBm（设定-20dBm），响应时间约10ms；从-60dBm升至-50dBm（设定-30dBm），响应约8.5ms；从-70dBm升至-60dBm（设定-40dBm），响应约6.6ms。多次测试表明，慢速AGC响应时间在6.6ms至10ms之间，性能稳定。
2026-10-19 20:09:11
79
原创 使用JFMRFVU3P多通道同步相位测试
JFMRFVU3P支持8通道2.5G与2通道5G采集，多tile架构带来相位同步挑战。测试表明，同一频率下（468MHz）多次采集时，通道间相位差稳定，波动≤0.13°，温度变化（37℃至85℃）导致最大相位漂移仅0.8°，具备良好温稳性；但频率改变后相位差显著变化，需重新校准，且板卡重启后相位异常，反映存在代码缺陷，需优化。
2026-10-05 13:43:23
162
原创 JFMRFVU3P5G的bit正常，但烧录mcs程序后加载异常
LAN-407信号处理板采用复旦微JFMRFVU3P5G芯片，支持6收8发，具备高精度采样与回放能力。故障表现为：断电重启后，后4通道波形为0，仅前2通道正常。虽bit、mcs文件烧录成功，且ila波形正常，但重启动异常。经排查，发现手动拉低program_B可恢复正常。最终通过在program_B引脚添加下拉电容，延长信号延迟，问题解决，表明时序稳定性是关键。
2026-10-04 18:53:55
198
原创 4通道AD9176采用直接时钟方式的调试记录
FMC-709A板卡采用双AD9176实现4通道同步输出，通过外部LMX2594 PLL提供9.6GHz时钟，显著提升相位噪声性能。理论计算显示，相较内部PLL，外部PLL可实现-98.5dBc/Hz@1kHz、-108.9dBc/Hz@10kHz（实测约-97dBc/Hz@1kHz，-107dBc/Hz@10kHz）。实测485MHz输出相位噪声达-109.57dBc/Hz@1kHz，2159MHz为-98.83dBc/Hz@1kHz，均优于内部PLL方案，验证了高精度时钟设计的有效性。
2026-10-04 13:25:55
255
原创 飞腾 D2000 平台 麒麟 V10 系统XDMA 驱动开机自动加载安装方法
本文介绍在飞腾D2000/8平台、银河麒麟V10系统上，通过XDMA接口实现LAN-404信号处理板驱动自动加载的部署方案。基于systemd服务机制，安装包包含驱动模块与启动脚本，可实现开机自动加载xdma.ko、中断绑定至CPU2并设为实时优先级、设备节点授权给普通用户。支持免重启验证与日志排查，适用于嵌入式信号处理场景，确保系统启动后即具备高性能中断响应与设备访问能力。
2026-09-29 17:15:39
374
原创 在windows下，通过VNC远程麒麟系统操作步骤
这个在实际过程中Windows端使用的是RealVNC Viewer, 麒麟端使用的是X11VNC Server，它们两个之间使用具有相同网段的网线连接。”，VNC 常用的 5900 系列，有5900，5901，5902。3、鼠标双击“i”字样的，选择IPv4页面，设置和Windows网址同一网段192.168.3.xxxx.c、选择和麒麟设备的以太网3网口(这个可以通过插拔网线确定是那个网口），点击鼠标右键， 选择“再次进入命令行窗口，然后检查设置的IP网络生效了没有，若没有继续设置。
2026-09-29 17:00:29
257
原创 银河麒麟 V10 SP1 桌面版关闭自动睡眠
在银河麒麟V10SP1桌面版（UKUI）及飞腾等国产平台，可通过以下步骤彻底禁用睡眠：使用systemctl mask屏蔽sleep.target等四类休眠单元；编辑/etc/systemd/logind.conf设置HandleLidSwitch=ignore、IdleAction=ignore、IdleActionSec=0；并通过gsettings将电源管理中“电脑进入睡眠”设为0。最终验证各服务状态与配置生效，确保系统空闲不自动休眠，同时保留手动睡眠功能。
2026-09-22 09:46:29
370
原创 短波接收机灵敏度测试
首先使用RS综测仪发送1KHz音频单音信号，频率10.001MHz，幅度-100dBm。软件2M窄带设置中心频率10MHz，增益模式MGC，增益设置20dB。硬件平台：LAN-404：全国产化飞腾D2000+JFM7VX690T+A/D+短波调理，支持1.5MHz~30MHz短波接收，点频信号可到-130dBm.软件界面切换到512路信道化DDC界面，直接在0通道，勾选播放。然后在综测仪上面查看SINAD信纳比。说明：SINAD就是信纳比，14.10就是当前信纳比，14.23是平均信纳比。
2026-08-29 18:15:04
182
原创 直流耦合采集卡前端电路调试
LMH5401IRMS全差分放大器调试指南 摘要：本文详细介绍了在PCIe-406A采集卡上调试LMH5401IRMS差分放大器的关键要点。该芯片作为高性能单端转差分驱动器，具有8GHz增益带宽积和17500V/µs压摆率，专门用于高速ADC前端。文章重点解析了芯片特性、典型应用电路、增益计算公式（需计入内部25Ω反馈电阻），并提供了详细的PCB设计规范和调试步骤。特别强调CM引脚必须外接电压、反馈电阻需紧贴芯片（<1mm）、增益不应低于6dB等易错点，同时给出常见故障排查表和设计注意事项，确保高速信
2026-08-17 17:46:18
370
原创 关于接收灵敏度和动态范围的测试
摘要：本文介绍了无线设备测试中的接收灵敏度（优于-115dBm）和动态范围（≥120dB）的测量方法，使用综测仪调节载波频率（1.5-30MHz）和调制频率（1kHz），通过信纳比（12dB）判定指标。功放测试需注意电压/电流限制，采用频谱仪校准20W功率输出（43dBm），配合30dB衰减器验证。强调功放操作需严格遵循电源启停顺序（前置放大器先启后关，功率放大器反之），60秒内监测上位机频谱及保护状态。测试需记录频谱正确性及功放保护功能有效性。
2026-08-17 01:14:46
215
原创 通过网口对690t动态固件更新
摘要：本文档详细介绍了基于ZYNQ平台通过Slave SelectMAP方案为690T FPGA动态加载固件的操作流程。关键步骤包括：准备.bin格式固件文件、确保JTAG断开连接、ZYNQ上电后选择升级文件、690T上电后发送升级指令。特别强调操作时序要求：必须在690T上电前完成配置模式切换，升级完成后方可连接JTAG验证。注意事项指出JTAG优先级影响加载过程，文件格式需严格为.bin，并提供了加载失败时的排查方法（如检查JTAG状态、电源时序等）。该方案适用于飞腾D2000+ZYNQ+690T架构的
2026-08-15 10:33:49
194
原创 银河麒麟安装QT5.12.8
本文介绍了在飞腾D2000+690T处理器的优数科技LAN-404模块上安装Qt5.12.8 ARM离线版的过程。主要步骤包括：下载安装包并解压到/opt/QT目录，使用dpkg安装deb包并修复依赖关系，安装qtcreator和gdb调试工具，最后配置Qt版本路径为/usr/lib/qt5/bin/qmake。该流程已在目标硬件平台上完成验证，同时提到需要安装VNC11进行远程访问。
2026-08-15 10:12:00
239
原创 关于国微SQM7VX690T和复旦微JFM7VX690T调试
摘要：PCIe-404信号处理卡在更换为国微芯片后，40G网口对应的113bank在Ibert测试中无法锁定（CPLL/QPLL均失效），而其他接口（PCIe、FMC）正常。排查发现：1）电源、时钟源（156.25MHz）及布线均正常；2）借用相邻bank时钟可锁定，反向验证确认113bank时钟异常；3）调整参考时钟电平（LVDS/HCSL）时表现不一致，国微与Xilinx芯片行为存在差异；4）最终发现时钟芯片驱动电压配置不匹配（原理图标注1.8V，实际为其他电压），修正后问题解决。结论：国微芯片对时钟驱
2026-08-01 11:30:30
250
原创 PCIe版本VU13P三剑客Storege_Premium_RFSoC区别
PCIe-403系列信号处理板包含三款型号：S（海量存储版）、P（极致性能版）和R（射频收发版）。核心采用AMD/国产VU13P FPGA，配备不同外设组合：S版侧重存储扩展，提供4组DDR4缓存（最高40GB）和2个QSFP-DD高速口（400Gbps总带宽）；P版强化传输性能，支持双PCIe 3.0x16和100G网络接口；R版集成射频功能，搭载8通道高速ADC/DAC（5Gsps/9.5Gsps）。全系列支持国产化方案（复旦微/国微芯片）、动态加载和健康监测，2槽标准尺寸设计，FMC+接口
2026-08-01 10:11:20
263
原创 飞腾D2000接入外部时钟HYM8563芯片调试
本文详细介绍了在飞腾D2000硬件平台上配置HYM8563实时时钟芯片的完整流程。主要内容包括：1. 硬件平台基于飞腾D2000+X100桥片，运行麒麟V10系统；2. 通过分析原理图确定芯片连接方式为I2C0接口；3. BIOS固件配置步骤，包括修改ACPI表、编译和打包过程；4. 系统驱动调试过程，包括驱动编译安装、时间初始化和服务设置。最终实现了RTC设备的正确识别和系统时间同步功能，为类似硬件平台的RTC配置提供了完整参考方案。
2026-08-01 10:02:35
220
原创 国产AD9122调试记录
本文记录了复旦微ZYNQFMSL20S（对标XILINX ZYNQ7Z020）主控芯片与MXT2122 DAC的调试过程。故障表现为：DAC寄存器可读取默认值但无法写入新值，1C/1D/1E寄存器读出值为01（手册标称0），导致RF输出固定999.4MHz不可调。经排查供电、复位、时钟、SPI时序均正常，仿真与实测波形一致却仍无法更新寄存器。最终发现国产MXT2122与进口AD9122的差异：第55脚必须接地才能正常工作。该案例揭示了国产芯片需特别注意引脚配置差异。（149字）
2026-07-31 21:44:33
186
原创 LAN-404飞腾D2000板卡性能测试
本文介绍了计算机硬件性能测试的完整流程。包括CPU压力测试（使用stress-ng工具，7核满载30分钟温度仅上升4℃）、内存测试（30分钟测试温差1℃，速率2009MB/s）、磁盘测试（读取稳定630-670MB/s，写入受缓存影响）、USB3.0接口测试（读取稳定147MB/s，写入29-37MB/s）以及万兆/千兆网络测试（需特殊配置参数）。各项测试均通过命令行工具实现，结果显示被测硬件性能良好，温度控制优异。网络测试部分详细说明了Windows端的iperf3配置方法，强调两端设备需保持相同配置。
2026-07-31 21:39:04
158
原创 RFSOC JFMRFVU3P5G模块测试
本报告对UDLAN-407信号处理模块进行了全面测试，涵盖功能、性能、接口及物理特性四大类26项测试内容。测试结果显示，所有项目均符合指标要求，包括QSPI启动、DDR4读写、6通道ADC采集（4GSps）、8通道DAC发射（4GSps）、PCIe3.0×4通信、100G光口数据传输、北斗定位及各类串口通信功能。性能测试中，ADC/DAC工作频率范围达30MHz~5GHz，SFDR≥65dB@1GHz，SNR≥50dB，关键指标均满足客户定制需求。
2026-07-31 21:35:17
283
原创 lan-404飞腾D2000与JFM7VX690T 健康管理功能
本文档详细阐述了lan404板卡健康管理子系统的架构设计与实现方案。该系统通过分布式数据采集与传输机制，实现板卡温度、电流、电压、功率等关键参数监控及风扇智能调速功能。系统采用三级架构：ZYNQ PS端运行FreeRTOS完成传感器数据采集（I2C接口）与UART通信（115200bps，5字节固定帧协议）；PL端实现PWM风扇调速（25KHz频率，四挡位控制）；690T FPGA负责UART帧解析（硬件实现）和PCIe数据转发。
2026-07-31 21:26:52
202
原创 LAN-404飞腾信号处理板RS485串口测试
本文介绍了基于RS485接口的串口测试方法，使用赛灵思JTAG和飞腾板进行FPGA调试。测试步骤包括：1）连接硬件（J30/J37接口）；2）通过Vivado识别FPGA芯片并烧录程序；3）设置500Kbps串口参数进行双向通信测试。成功验证了电脑-FPGA数据收发功能：通过触发条件rx_vld接收电脑发送的"12345678"数据，并通过设置tx_req使FPGA向电脑发送"22"数据。测试使用Top.bit/Top.ltx调试文件，实现了预期的500Kbps速率通
2026-07-31 21:21:33
299
原创 使用AD9176配置为JESD204C接口
摘要：本文介绍了在FMC-702/704/707/709板卡上使用AD9176芯片的JESD204C接口配置方法。重点阐述了8B/10B编码、子类1模式下的关键寄存器配置，包括RESET、CTRL_8B10B_CFG等寄存器地址。特别强调了SYSREF信号在子类1模式下的同步要求，其周期需满足4字节时钟整数倍的条件。通过CTRL_SYSREF寄存器可调整SYSREF延迟，解决跨LMFC周期的潜在问题。系统采用LMK04828时钟发生器生成JESD204C时钟和SYSREF信号，通过精细延迟调整满足时序要求。
2026-04-06 23:27:32
427
原创 关于XILINX的fir compiler小数倍内插设计
本文介绍了Xilinx FIR Compiler IP在小数倍内插中的应用案例。基于优数科技FMC-707板卡，针对140MHz中心频率、80MHz带宽的信号处理需求，通过LMK04828时钟芯片生成140MHz时钟，经FPGA内DCM分频至93.33MHz后，采用3倍内插2倍抽取的小数倍处理方案，最终通过DAC芯片32倍内插输出4.48Gsps信号。重点说明了FIR滤波器参数配置要点，包括280MHz采样率设置、40MHz通带设计，以及数据时钟域转换的FIFO实现方法，最终实现186.66MHz等效采样率
2026-03-29 23:15:32
170
原创 Mellanox网卡在windows下和麒麟V10下互传RDMA测试
本文介绍了Mellanox 100G网卡在Windows10系统上的驱动安装与RDMA配置流程。首先下载专用驱动MLNX_WinOF2并完成安装验证，随后通过PowerShell命令启用RDMA功能和DCB基础流控。性能优化包括设置Jumbo帧（MTU=9000）、关闭系统网络自动调优和网卡省电模式。最后使用自带测试工具验证传输性能，实测速率达到98Gb/s。整个流程适用于优数科技采集存储设备与麒麟系统间的100G网络互传场景。
2026-03-24 17:03:01
593
原创 在ft d2000下，uboot的制作
本文详细介绍了在飞腾D2000硬件平台上进行Uboot编译、内核驱动添加及Ubuntu文件系统制作的完整流程。主要内容包括：1) 使用交叉编译工具链编译Uboot并打包生成BIOS文件；2) 在内核中添加网讯1860/1820网卡驱动并进行编译；3) 通过Buildroot制作支持x100的Ubuntu 20.04根文件系统；4) 制作系统启动U盘并配置启动参数；5) 记录编译过程中遇到的常见错误及解决方法。整个流程涉及硬件环境配置、交叉编译、驱动移植、文件系统定制等多个关键技术环节。
2026-03-24 16:30:56
727
原创 基于RFsoc和AI模块的8通道并行同步采集、回放
UDLAN-407信号处理模块采用国产化设计，基于复旦微JFM9RF2P5G/RF3P/RF3P5G+昇腾310P架构，支持10路A/D和8路D/A通道，提供100G以太网、千兆网等多种接口。模块可独立使用（12V供电）或通过PCIe3.0x16接入服务器，尺寸200×180/295mm（不含/含AI模块）。支持30MHz~6GHz射频直采回放，在多通道通信测向等场景具有便携性。搭配昇腾310P时可运行欧拉系统，支持4个SATA盘存储（写入15544MB/s，读取1428MB/s）。测试软件兼容多种操作系统
2026-03-24 16:22:42
188
原创 无源晶振的匹配电容设计
摘要：无源晶振电路设计需匹配负载电容CL1和CL2，以减小频率漂移并确保正确起振。计算公式为CL1=2(CL-Cs)，其中CL为晶振负载电容，Cs为寄生杂散电容（通常3pF～5pF）。以12MHz晶振为例（CL=20pF），计算得CL1=34pF，实际选用33pF常用规格电容。合理匹配电容可提高频率准确性，减少漂移。
2026-02-19 10:43:12
435
原创 STid135芯片DVB解调全国产替换
FMC-710是一款全国产化DVB解调模块，采用FPGA+宽带射频直采架构，支持2通道DVB-S/S2/S2X信号的接收与解调，可替代STid135芯片。该模块具备非标DVB信号解调、IQ数据获取、400Mbps译码吞吐率等功能，支持950-2150MHz频段、多种调制方式和纠错类型。相比STid135，FMC-710在符号率范围(64k-200Mbps)、非标DVB支持、中间数据提取等方面更具优势，同时实现100%国产化。模块支持多种数据输出格式，典型解调性能达到QPSK(1/3码率)Es/N0≥-0.8
2026-02-19 10:35:40
790
原创 复旦微JFM9RFRF3P/RF3P5G+AI（昇腾310P）全国产采集回放/信号处理模块
UDLAN-407信号处理模块采用国产化设计，基于复旦微JFM9RF系列+昇腾310P架构，支持多通道高速数据采集（最高6.5G@14bit）与回放，频率范围30MHz-6000MHz。模块具备优异射频性能，支持PCIe3.0x16、100G以太网等多种接口，可独立或协同工作。集成4个SATA3.0硬盘接口，支持卫星厘米级定位和IRIG-B码时统，内置华为欧拉系统实现AI数据处理。适用于人工智能、无线电监测、雷达信号处理等领域，具有高可靠性工业级设计，尺寸200×180/295mm（含/不含AI模块）。
2026-02-19 10:28:33
904
1
原创 国产时钟AU5615芯片调试记录
本文介绍了AU5615频率转换器的调试过程。该器件支持12路差分或24路单端输出，通过I2C/SPI接口配置。调试基于UDLAN-407平台，使用RFSOC和AI模块。重点包括：确保电源可靠；监测I2C信号和复位信号；注意设备地址配置（高4位0110，低4位由硬件决定）；验证I2C通信时序。配置时需与原理图保持一致，包括PLL选择、电源模式及GPIO功能设置。配置导出需保存json和csv文件，注意延时处理。FPGA实现采用状态机完成寄存器写入，并支持VIO读取控制。调试核心在于确保I2C通信正常和硬件配置
2026-02-19 10:19:59
709
1
原创 基于 XDMA 的多通道数据采集模块
摘要：本文介绍基于Qt的4通道XDMA数据采集系统设计，重点阐述数据采集流程的关键实现。系统采用双缓存区交替采集机制，通过互斥锁保证数据同步，支持动态通道使能配置。核心流程包括：硬件寄存器读写、DDR地址计算、数据块读取及缓存管理，并通过信号机制实现采集与界面刷新的解耦。系统实现了高效稳定的多通道并行数据采集，具有通道状态检测、异常处理等功能，确保数据完整性和实时性。
2026-01-17 16:59:45
849
原创 FPGA下AD采集时钟相位的调整
摘要：本文介绍了在PCIE406硬件平台（FPGA芯片xcku060）上使用Vivado2018.3进行ADC测试时，通过MMCM相位微调解决采样信号不准问题的方法。重点阐述了动态相位调整的实现过程：首先手动调整相位偏移，记录最佳相位值作为初始值；通过UseFinePs实现18ps精度的微调（1000MHz系统下）。详细说明了控制信号功能，并验证了相位偏移精度（6.48度/次）。最后提出通过VIO调整确定最优相位值（取信号质量变化区间的中点），并将其初始化的完整解决方案。
2026-01-17 16:56:35
540
原创 在QT下添加QWT6.1.4功能
QWT是一个基于Qt的开源技术图表库，遵循LGPL协议，提供曲线、仪表盘等多种数据可视化组件。该库支持跨平台开发，数据源可为数值、数组等形式。安装时需要下载源码和帮助文档，通过QtCreator配置编译器后编译生成库文件。编译完成后需将生成的.a、.dll文件和头文件分别拷贝到Qt安装目录的对应文件夹中。最后在工程文件中添加QWT库引用即可使用。整个流程包括下载、编译、配置和工程创建四个主要步骤。
2026-01-17 16:51:27
702
原创 在vivado中，国产CH347芯片实现USB转JTAG的操作
摘要：安装CH347芯片驱动程序的步骤如下：1) 从官网下载CH341PAR.EXE驱动；2) 关闭杀毒软件后安装驱动；3) 运行ch347_xvcd_gui.exe程序；4) 在Vivado中即可识别XCZU19芯片并正常使用。该过程涉及驱动下载安装和硬件识别配置。
2026-01-17 16:47:24
310
原创 基于FPGA实现的UDP应用调试记录
本文介绍了基于优数科技PCIe-404信号处理卡的FPGA数据处理系统架构与调试经验。系统采用国产690T FPGA芯片，通过UDP协议实现上位机与FPGA间的数据传输。详细阐述了数据从下发、DDR存储、算法处理到回传的完整流程。针对调试过程中发现的丢包、数据连续性、大小端转换等问题，提出了具体解决方案：优化checksum计算逻辑、增加FIFO缓存MAC信息、采用预缓存机制保证数据连续性等。同时介绍了MDIO控制PHY延迟参数、补充调试接口计数功能、完善反压逻辑等优化措施。该系统实现了稳定可靠的数据处理流
2026-01-06 23:52:09
1125
1
原创 UDP传输数据丢包原因分析
摘要：针对优数科技PCIe-404信号处理卡UDP数据丢包问题，分析了网络层（拥堵、链路质量）、系统层（缓冲区溢出、防火墙）和应用层（QT处理延迟、线程竞争）原因。提出解决方案：1）上位机端通过多线程处理、增大接收缓冲区至500MB；2）FPGA端实现重传机制，通过地址连续性检测触发重传请求。经测试验证，该方法有效解决了丢包问题，确保数据完整接收。（148字）
2026-01-06 23:42:47
585
Xilinx jesd204c参考文档：pg242-jesd204c-en-us-4.3.pdf
2026-04-05
本文对LMX2594芯片工作原理、控制时序、寄存器配置、GUI操作，读写控制进行介绍，方便开发人员理解datasheet
2025-07-13
本文对国产AD9268芯片工作原理、控制时序、寄存器配置、GUI操作，读写控制进行介绍，方便开发人员理解datasheet
2025-07-13
本文对AD9176芯片工作原理、控制时序、寄存器配置、GUI操作，读写控制进行介绍，方便开发人员理解datasheet
2025-07-13
本文对国产HMC7044芯片工作原理、控制时序、寄存器配置、GUI操作，读写控制进行介绍，方便开发人员理解datasheet
2025-07-13
基于千兆网信号处理模块
2017-05-11
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