做好FPGA设计的五项基本功

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来源：网络素材

转载，原文地址已不可查。

成为一名说得过去的FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。

需要强调的一点是，以上基本功是针对FPGA设计者来说的，不是针对IC设计者的。对于IC设计，我不懂，所以不敢妄言。

对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：

1. 仿真：Modelsim, Quartus II(Simulator Tool)

2. 综合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

3. 时序：Quartus II (TimeQues t Timing Analyzer, Technology Map Viewer, Chip Planner)

4. 调试：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

5. 验证：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。

对于FPGA设计者来说，用好HDL语言的可综合子集可以完成FPGA设计50%的工作——设计编码。

练好仿真、综合、时序分析这3项基本功，对于学习HDL语言的可综合子集有如下帮助：

1. 通过仿真，可以观察HDL语言在FPGA中的逻辑行为。

2. 通过综合，可以观察HDL语言在FPGA中的物理实现形式。

3. 通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。

对于FPGA设计者来说，用好HDL语言的验证子集，可以完成FPGA设计另外50%的工作——调试验证。

1. 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。

2. 全面的仿真验证可以减少FPGA硬件调试的工作量。

3. 把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的维护。

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