哈默的学习日志-优快云博客

原创【Cadence34】Allegro将PCB文件0402封装批量更改为另一个封装

说明：0402封装可用于FPGA的pin-pin为1mm间距期间背面；0402_BGA封装可用于FPGA的pin-pin为0.8mm间距期间背面；

2025-02-11 12:28:25 923 2

原创【记录】LED点亮上拉电阻的选取➕PCB板打孔的孔径选取

在实际运用中，其实只是计算一个大概的估值，如果贴片完成后发现LED亮度较暗，可以将电阻更换为阻值更低的电阻；如果LED发光过亮则可以适当增大电阻值。查询电阻手册可知，与其接近的电阻值可选择33K。因此，当使用24V供电时，适配的上拉电阻大小应为33K。LED点亮时的上拉电阻选取，通常需要考虑该LED的发光强度，看它是多少坎德拉，Iv参数。一般控制其电流在1mA左右即可。

2024-12-12 13:52:38 418 4

原创【Cadence33】PCB叠层经验分享➕阻抗控制

之前绘制多层板的时候，师父给我讲解了一些关于叠层与PCB制板的知识。为了防止遗忘，因此记录一下！

2024-12-12 10:28:20 1342 1

原创【记录】EF2L+CH342四层板项目复盘

日常学习记录，仅供个人使用，防止遗忘！转载须注明出处！！！最近师父带着做了一个四层板的项目，目前PCB板正在投板制作，于是忙里偷闲对这个项目进行一个复盘与经验教训的总结。主要也是对自己做一个警醒与备忘的作用！

2024-12-11 17:04:55 439

原创【Cadence32】PCB多层板电源、地平面层创建心得➕CM约束管理器Analyze分析显示设置➕“DP”报错DRC

1）在平面层要先绘制边界线Line，选择Anti Etch，线宽设置为40mil即可。3）之后会自动高亮分割后平面层的一个区域，对该区域网络Net进行选择即可。【分析】差分线出现DRC报错“DP”，两根差分线未做等长处理。①平面层是指该层全部是铺铜，没有走任何一根走线！2.CM约束管理器Analyze分析显示设置。②在层叠设置中记住要设置一下！3.差分走线DRC报错“DP”当差分走线为绿色时，即可。1）打开CM约束管理器。2）创建自动生成平面。

2024-12-09 14:59:42 796

原创【记录】共模电感选取+PCB走线心得

共模电感选取心得——消除噪声+隔离；

2024-11-26 14:46:20 983

原创【Cadence31】PCB放置器件布局和走线时栅格点Grid大小设置➕防天线效应走线

本篇文章主要是为了记录下自己Allegro里面设置的快捷键F5-F9的栅格大小快速调整，分别适用于哪种情况，同时提醒一下自己，以后在PCB布局和走线阶段时可以更加方便与得心应手！文末我会分享出来这五个快速调整栅格大小快捷键的设置env文件，一起学习，共同进步！

2024-10-31 14:04:35 1633

原创【Cadence30】Allegro相同模块的复用功能

最近做了一个关于滤波的项目，里面6路重复的模块，在老员工的提示下，想到可以使用功能模块复用，直接打开了新世界，太有效率了！所以分享一下，同时防止自己遗忘~

2024-10-31 10:35:01 1586 1

原创【Cadence29】标注PCB板框尺寸

6. 再选择另一个角，将出现尺寸，标注在板框中间位置即可。2. 右击空白处，设置参数。4. 右击，选择尺寸线标注。至此，边框尺寸标注完毕！3. 再次点出尺寸环境。

2024-10-30 16:09:19 890

原创【Cadence28】差分线布线——心得

差分线在布线时，需要在设置完差分约束后，直接先用差分约束走线对器件进行连接，之后再使用“平滑”指令S，将多段折线改为直线，此时可以使用“Single”单线模式进行修改！主要用于DDR布线时进行等长处理；不能使用在差分走线的布线方式里，否则画出来的板子会直接跑不起来；简而言之，单线就叫做不耦合线，差分线就叫做耦合线！今天布差分线的时候，遇到一个小插曲。明白什么叫做耦合线，什么叫做不耦合线！因此在布差分线的时候不耦合线尽量少！

2024-10-18 13:48:09 1097

原创【Cadence27】HDL拷贝工程➕Allegro导出DXF和3D文件STP

【注意】DXF导出时是当前PCB打开的图层。通常就是用“PLACE”放置层即可！注意：文件路径及文件名不要有中文，否则会导出失败！STEP Protocol——选择输出的格式（1. 打开一个HDL工程，如下图操作。最后，点击Finish即可！文件通常包含颜色,层,和通用资源。适用于机械零件和组件的表示。

2024-10-16 11:25:27 1501

原创【Cadence26】无原理图直接绘制PCB项目的问题总结

本篇文章将要分享的是在最近接触的一个小项目，由于没有太多的电路连接逻辑，所以直接在Allegro绘制PCB板，期间遇到了一些很小但至关重要的troubles，为了防止自己遗忘所以进行一下记录。Q1：如何在没有原理图网表情况下，直接对PCB上添加焊盘/通孔symbol？1.先创建对应的pad。

2024-09-12 14:05:14 1395

原创【Cadence25】异形板框由DXF直接导入allegro

如果按照上图指示操作了，那么“Import”按键就会亮起，点击导入即可！！！导入之后，将所需要的板框改变到自己PCB中的outline图层。方法如下：之后选择对应边框即可！！！TIPS：CAD图纸比例放大缩小快捷命令在使用CAD制图查看DXf文件时，发现有的尺寸和pdf上的不一致，此时可能是有人将CAD图放大或缩小了x倍，可以通过快捷命令改回来！记得先用尺寸标注，看一下尺寸一样不！首先，在下面指令栏输入：“SC”命令；第二，全选CAD图纸；第三，选择基点（一般就选择图纸最左下角的交点即可）；第四。

2024-09-12 10:22:24 1143

原创【Cadence24】如何给PCB板露铜处理

首先是因为当过流太大时，可能存在铜皮过窄，导致过流能力不足，此时可通过露铜处理，在后期如果过流量不足时，可以在上面滴加焊锡，从而增大过流能力。2.对需要露出的铜皮进行复制，同时选择到soldermask层。4.最后点开阻焊层图层，看一下，是否成功复制过去即可。为什么需要给PCB板子进行露铜处理呢？3. 再点击要露出的铜皮，即可成功。阻焊层铜皮，即可显示为露铜部分。1. 使用Zcope操作。

2024-08-29 17:43:03 1275

原创【Cadence23】Cadence HDL原理图如何将两个不同的全局网络连接

但这两个网络中不能有全局网络（全局网络即网络名前加！或网络名后加/G 的网络表示跨页的连接关系）。在 Component Browser 的 standard 库中选择 Tie 符号，在 Component Browser的 standard 库中选择alias 符号，方法二：Tie 符号（整个原理图文件的全局网络信号）方法一：alias 符号（同一页的局部网络信号）alias输出端为全局网络保存原理图时就会报错。将要连接的两个全局网络加在TIE符号两端。两个网络名连接关系已经建立。

2024-08-27 10:56:26 1137

原创【Cadence22】将别人发的原理图和PCB库修改为自己的库，进而继续制图

如何在别人原理图基础上添加自己的库，继续绘制原理图

2024-08-13 10:29:12 1539

原创【Cadence21】批量更改器件

具体操作：右击器件，选择replace在器件库中选择目标期间即可（该方法简单，不再赘述，不懂请自行百度）之后点击原理图上需要修改的器件，再在New Component中在库中选择需要替换的器件，之后ok即可。方法一：之前只会使用replace手动一个一个的进行替换。方法二：使用Tool工具栏，进行批量替换。

2024-08-12 10:59:00 2068 1

原创【Cadence20】PCB铺铜GND等

（通常操作，先全部采用十字链接，之后对于大电流焊盘特殊处理，进行全连接）

2024-08-07 17:35:07 1188

原创【Cadence19】如何由PCB导出symbol器件PCB封装

由PCB导出器件封装

2024-08-01 17:48:15 424

原创波特率和比特率的区别联系【理解】

单位“波特”本身就已经是代表每秒的调制数，不能用“波特每秒”（Baud per second）为单位进行表示。：表示单位时间内载波调制状态变化的次数，单位为波特(Baud。：表示每秒传输的二进制位数，单位为bit/s（bps）。

2024-07-26 18:22:53 504

原创【Cadence18】如何放置定位孔

然后点击Placement list，下拉框中选择Mechanical symbols,勾选你要的定位孔（如下图的HOLE_1_6R00D2R70-PTH，注意：这个是我自己之前画好的，你们需要自己重新画一个机械定位孔）即可放置，然后点击OK即可。在菜单的place->manually会出现Placement对话框，在Advanced settings中勾选database和library。

2024-07-05 18:18:45 935

原创【Cadence17】Allegro绘制PCB流程

双层板按默认设置，从上到下依次为：表层空气，铜走线Top层，玻璃纤维介质层，铜走线Bottom层，底层空气。Select all选择所有层，确认选中Check database before artwork，... 设置线间距、VIA间距等，都至少设为6mil，6mil是根据PCB厂家定的。如果有盲孔或埋孔，则Drilling中选择By Layer，否则默认（单位为mil），先使用mm单位，绘制板框，绘制完成后更改单位为mil进行走线放置器件等操作。

2024-05-29 15:26:38 2006

原创【Cadence16】Cadence HDL如何拷贝模版项目？

Cadence HDL新建项目时拷贝模版项目，再绘制原理图

2024-05-23 18:50:40 408

原创【Cadence15】Cadence HDL原理图打印➕allegro打印装配层丝印的技巧

先要设置为镜像，其次方法同Top层。将画质调高，直接点击OK即可.

2024-04-07 10:46:41 858 1

原创【Cadence14】Cadence HDL原理图创建时多个VCC或GND处理方法➕原理图对器件全局引脚Global Pins赋予网络并显示

原理图封装绘制多个GND与VCC如何处理以及对全局引脚Global Pins进行显示设置

2024-04-01 11:48:52 909

原创【Cadence13】Cadence HDL导出BOM并将网页数据导入Excle➕坐标文件

【说明】将后缀改为网页“html”，并勾选下面的网页。之后就会跳出浏览器中你的BOM表就会显示。2. 将网页BOM导入Excle？1. 如何导出BOM？

2024-03-28 16:10:11 791

原创【Cadence12】总结--多层板PCB绘制、丝印调整以及生成GND

【说明】由于GND大面积铺铜，常采用负片输出。因此选择“PLANE”，并勾选“negative”。【说明】普遍使用线宽20mil；28V-48V使用40mil；一般间距为100mil or 200mil即可。因为是负片，所以选择anti，在进行分割完成后，即可生成GND。使用ZCOPY即可，重新拷贝至目标网络层，并对原先铜皮删除即可。1）通常是每层之间会加一层介质，即绿色部分那个。首先使用Line命令，对不同GND进行分割。如何生成后网络名称不对，重新附网络名即可。2）GND层通常与主器件层相邻。

2024-03-27 16:51:41 1129

原创【Cadence11】Cadence批量替换过孔记录

（TIPS：可以搜索需要的过孔，输入完成后点击“Tab”键即可，不是回车！说明：OLD为原先使用的过孔；电源线065035，若太大可选05025。然后点击DONE即可完成批量替换过孔！

2024-03-26 14:48:10 678

原创【Cadence10】差分线设置及显示相关

今天在PCB布线时用到了CAN总线，所以需要设置差分总线。

2024-03-22 16:16:14 724

原创【Cadence09】Cadence PCB布线时的电源地操作

一般在布线时需要先将GND、3.3V、5V、24V电源和地等进行处理，使得在打开飞线后不至于太凌乱。勾选delete，应用即可取消设置。之后打开飞线即可显示设置效果。

2024-03-15 11:15:18 609

原创 LM5017手册（类似LM5007）使用

LM5017手册使用指南

2024-03-08 11:25:18 526

原创【Cadence08】Cadence HDL原理图如何备份➕快速设置快捷键

Cadence HDL原理图如何备份

2024-03-07 17:49:15 427

转载【转载】硬件工程师自学Allegro笔记

8，在画Package Symbol时，第一在design parameter下，将Page尺寸设置为30X30mm，offset分别设定为x -15 y -15；Layout-Labels-Refdes命令，在右侧Options选项卡中选择Class为Ref Des，选择Subclass为Silkscreen_Top，输入REF，一般摆在元件的右上角。不然焊盘在拉线时，会报DRC。20，电气引脚要在孔的外侧做焊盘才能将元件插入孔中，焊接到PCB上，因此要给要给电气引脚的开孔每边预留0.5mm的外侧焊盘。

2024-02-27 15:43:36 240

南京理工大学2023实验室考试期末答案（学习通）

空空如也