【转载】Cadence Design Entry HDL 使用教程
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【Cadence09】Cadence PCB布线时的电源地操作
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【Cadence14】Cadence HDL原理图创建时多个VCC或GND处理方法
【Cadence15】Cadence HDL原理图打印➕allegro打印装配层丝印的技巧
【Cadence16】Cadence HDL如何拷贝模版项目?
【Cadence19】如何由PCB导出symbol器件PCB封装
【Cadence22】将别人发的原理图和PCB库修改为自己的库,进而继续制图
【Cadence23】Cadence HDL原理图如何将两个不同的全局网络连接
【Cadence25】异形板框由DXF直接导入allegro
【Cadence27】HDL拷贝工程➕Allegro导出DXF和3D文件STP
今天布差分线的时候,遇到一个小插曲。所以记录一下。
首先需要明确两点:
1. 蛇形走线主要用于DDR布线时进行等长处理;不能使用在差分走线的布线方式里,否则画出来的板子会直接跑不起来;
2. 明白什么叫做耦合线,什么叫做不耦合线!
简而言之,单线就叫做不耦合线,差分线就叫做耦合线!!!
因此在布差分线的时候不耦合线尽量少!
差分线在布线时,需要在设置完差分约束后,直接先用差分约束走线对器件进行连接,之后再使用“平滑”指令S,将多段折线改为直线,此时可以使用“Single”单线模式进行修改!
【换言之,在布差分线的时候,两根线在一起布线的部分尽可能多!!!】