56，Verilog-2005标准篇：UDP端口声明

UDP应包含输入和输出端口声明。输出端口声明以关键字output开头，后面跟一个输出端口名称。输入端口声明以关键字input开头，后面跟一个或多个输入端口名称。

时序式 UDP 应包含输出端口的 reg 声明，组合式UDP 不能包含 reg 声明。输出端口的reg初始值可在时序式UDP 的初始语句中指定。时序式UDP初始语句指定仿真开始时输出端口的reg值。该语句以关键字initial开始，随后的语句应为赋值语句，为输出端口分配一个单比特值。

虽然UDP 的最大输入端口数量受到一定限制，但verilog规定必须允许时序式 UDP 至少能容纳9 个输入端口数量，组合式UDP至少能容纳10个输入端口数量。

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