Verilog中端口应该设置为wire形还是reg形

Verilog中的端口默认为wire类型,input端口必须为线网形,output端口可为线网或reg形,而inout端口只能为线网形。在模块描述时,input接线网,output可接线网或reg,inout接线网。而在模块调用时,input可接线网或reg,output和inout均接线网。

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初学Verilog时,一直搞不清Verilog描述模块时端口应该取什么类型;是reg形?还是wire形?模块对应测试文件的端口类型为什么又与模块的端口类型不一样?因此有必要进行学习与整理:

先写结论:

verilog中的端口具有三种传输方向:input、output、和inout,所有的端口均默认为wire类型;

模块描述时,input端口只能为线网形,output端口可以为线网/reg,inout端口只能为线网形;

模块调用时(实例化模块时对应端口的信号),连接模块input端口的信号可以为线网/reg形,连接模块output端口的信号只能为线网,连接模块inout端口的信号也只能为线网形;

如何理解:

模块描述时:

Verilog描述模块时,所处的角度实际为芯片(模块)内部,描述了模块内部对输入信号进行处理最后输出处理结果的过程;

因此:

  1. 模块的输入从模块内部看,就是外界输入的一根信号线,外界来什么模块就接收什么,因此模块描述时input端口只能为线网类型;
  2. 模块的输出从模块内部看,就是处理结果向外界的输出,可以直接输出(如组合逻辑)也可以寄存一会再输出(如时序逻辑),因此模块描述时output端口可以为线网类型/reg形;
  3. 同理,模块描述时inout端口只能为线网类型;

模块调用时:

模块调用时如测试文件实例化模块,以及顶层文件实例化模块时,所处的角度实际为芯片(模块)外部,描述了其采用何种信号与芯片(即底层模块)连接,进行驱动或得到输出。

因此:

  1. 模块的输入从模块外部看,输入信号作为模块的激励,外界想输入什么就输入什么,想何时输入就何时输入,因此模块调用时input端口可以为线网类型/reg形;
  2. 模块的输出从模块外部看,模块外部看来输出端口就是模块通向外界的一根输出导线,模块外部只能被动接收,因此模块调用时
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