3.1 Verilog模块结构

本文详细介绍了Verilog模块的组成,包括端口和逻辑功能两大部分。端口用于描述模块的输入输出接口,逻辑功能则阐述了输入如何影响输出。功能逻辑的产生涉及assign连续赋值、模块调用和always过程块。assign用于即时响应输入变化的连续赋值,模块调用可实现元件库及已设计模块的调用,而always块则用于包含连续赋值。此外,还讨论了Verilog的并行性特点及其语法相关规定。

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1、verilog模块组成

2、要点总结


1、verilog模块组成

Verilog描述电路时的基本单元是模块,一个模块主要由两部分组成,包括:端口+逻辑功能

端口

端口部分对该模块的输入输出接口进行描述,侧重于模块外部接口;

逻辑功能:

逻辑功能部分对模块的具体功能进行描述,反映了模块输入如何影响输出;


2、如何产生功能逻辑:

功能逻辑的产生通过三种描述来产生:assign连续赋值+模块调用+always过程块

assign连续赋值:

assign连续赋值可以独立存在,描述wire连接,输入改变输出立即改变。

模块调用:

模块调用包括

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