（0）设计分频时钟

最新推荐文章于 2024-06-18 11:28:24 发布
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分类专栏： 数字IC设计从入门到实战 文章标签： IC设计 verilog 分频时钟
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/CAUC_learner/article/details/124267920
本文详细探讨了如何使用Verilog设计不同分频时钟，包括2分频、3分频直至奇数分频的方法。通过记录时钟的上升沿和下降沿，结合计数逻辑，实现分频时钟的翻转，从而得到所需的分频信号。

这是一个看似很简单的问题，但之前我并没有注意去总结它，导致当第一次有人突然问我这个问题的时候，我却懵了。。。咋办？搞懂它

（1）2分频时钟

（2）3分频时钟

（3）4分频时钟

（4）5分频时钟

（6）偶分频时钟小结
        这个比较简单，记时钟的上升沿或者下降沿。计数为N/2-1或者N-1时，clk_out=~clk_out。这里的N表示的是N分频。


                

        

    


  


        

                

                  

                  

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verilog计数器分频

				
			

			

				

					baidu_34971492的博客
				

				

					12-14
					
					1749
					
				

			

		

		

			
				
直接上源码：
//计数器分频
module clk_gen(
       input clk,//50MHZ
	   input rst_n,//清零
	   output reg clk_1khz
       );

reg [31:0] cnt;

always @(posedge clk or negedge rst_n)begin
  if(!rst_n) begin
    cnt<=32'd0;
	clk_1khz<=1'b0;
  end
  else begin
    i.

			
		

	



                

            
              



	

		

			

				
					
分频时钟与使能时钟

				
			

			

				

					小柚子的博客
				

				

					08-22
					
					1295
					
				

			

		

		

			
				
分频时钟与使能时钟
对于资源比较丰富的FPGA，一般都有内嵌的多个PLL或者DLL专门用于时钟管理，利用他们就可以很容易地达到多个时钟的设计，输出时钟能够配置成设计者期望的不同频率和相位差（相对于输入时钟），这样的时钟分频是稳定的。但是们对于某些无法使用PLL或则DLL资源的器件又该怎么办呢？推荐使用“使能时钟”进行设计，在“使能时钟”设计中只使用原有的时钟，让分频信号作为使能信号来用。
例如：设计需要得到一个50Mhz输入时钟的5分频信号即10Mhz
input clk;
input rst_n;
reg

			
		

	



              


  
              

                


	

		

			

				
					
Verilog基础知识-——计数器设计以及任意分频设计与modelsim仿真

				
			

			

				

					H19981118的博客
				

				

					03-31
					
					1万+
					
				

			

		

		

			
				
用D触发器实现二分频、掌握奇偶分频的不同


			
		

	





	

		

			

				
					
Verilog Hdl实现计数器分频

				
			

			

				

					分享一些学习笔记，小学生一名，欢迎大家批评指正！！！
				

				

					06-18
					
					2772
					
				

			

		

		

			
				
例：实现M（奇数）分频：则2N+1 == M，则高电平周期：N == (M-1)/2，低电平周期：N+1 == (M+1)/2，因为是对高电平和低电平周期分别进行限定，所以此处的周期数等于计数器的进制数，即要实现一个N+1 == (M+1)/2进制的计数器（低电平周期）和一个N == (M-1)/2进制（高电平周期）的计数器。例：计数器要实现6分频，原始信号的6个周期要变成1个周期输出，输出6分频周期的半个周期占3个原始周期，相当于clk_out每次在3进制的计数器下，变换一次正负。（计数值是从0开始的）

			
		

	



		

			
		



	

		

			

				
					
从计数器到分频电路的解说（Verilog HDL）

				
			

			

				

					02-05
				

			

		

		

			
				
本文档主要解说：从计数器到分频电路（Verilog HDL），包括积偶分频。

			
		

	





	

		

			

				
					
verilog时钟分频设计

				
			

			

				

					weixin_30719711的博客
				

				

					07-12
					
					5174
					
				

			

		

		

			
				
1.偶分频模块设计
偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。
M = 时钟输入频率 / 时钟输出频率
N = M / 2
如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。
以M=4，N=2为例，我们希望得到的输出时钟时序如下：



因此只需要将counter以clk_in为时钟驱动计数，当counter = (N-1)时，clk_ou...

			
		

	





	

		

			

				
					
使能时钟的设计，使用时能时钟代替分频时钟

				
			

			

				

					anthonyma的博客
				

				

					06-15
					
					705
					
				

			

		

		

			
				
FPGA 内部时钟使用逻辑计数分频产生的时钟，一般不推荐直接将其用于内部逻辑。若不希望使用 PLL 资源，可以考虑使用使能时钟进行分频。使能时钟进行分频的好处：（1）避免时钟过多，会造成不稳定；（2）保持一个时钟，减少跨时钟域；（3）时序设计可以使用 “ 多周期约束 ”。

			
		

	





	

		

			

				
					
Verilog设计-时钟分频

				
			

			

				

					04-24
				

			

		

		

			
				
通过控制计数器的动作进而控制占空比，但是奇数分频想通过计数器直接分频出占空比50%的时钟是不可能的，必须要通过中间的临时波形，做一些逻辑 “与” “或” 的动作才能得到占空比50%的分频时钟。 方法有很多种，我...

			
		

	





	

		

			

				
					
基于Verilog任意分频时钟源码.zip

				
			

			

				

					08-02
				

			

		

		

			
				
基于Verilog的任意分频时钟源码项目，不仅对于电子系统设计的学习和研究有极大的帮助，也能够为实际应用中的问题提供解决方案。项目源码的实用性和教育价值都很高，是电子工程师和学生在学习Verilog时不可多得的资源...

			
		

	





	

		

			

				
					
Verilog实现分频器时，计数注意事项

				
			

			

				

					要恰饭得嘛
				

				

					05-16
					
					1067
					
				

			

		

		

			
				
本来我是想设计一个四分频，但是结果却是六分频？后来仔细分析了一下波形后，发现这是时序电路代码：module fenpinqi(clk, clr, q0, state);input clk, clr;output reg q0;output reg [1:0] state;always@(posedge clk)begin	if(clr)		begin			q0 &lt;= 0;			state &...

			
		

	





	

		

			

				
					
Verilog中分频数的计算

				
			

			

				

					qq_38374491的博客
				

				

					07-07
					
					8930
					
				

			

		

		

			
				
才开始学Verilog的时候不知道分频是怎么计算的，经过一段时间的学习后，总结如下，如有错误，请大家指正~
	例如：系统频率为50M，要控制LED，系统频率太高，直接使用系统频率，人眼将无法看到灯的亮灭；因此要进行分频。那么分频数怎么求呢？

			
		

	





	

		

			

				
					
verilog实现简单奇偶分频

				
			

			

				

					qq_36147669的博客
				

				

					01-06
					
					1万+
					
				

			

		

		

			
				
分频在 fpga 设计中一直都担任着很重要的角色，实现偶数分频可通过一个简单计数器实现，而如果需要三分频，五分频，七分频等等奇数类分频，一个计数器是不够的，下面我会介绍可以实现偶数分频和任意奇数分频的方法，偶数分频和奇数分频都是利用计数器来计算，但是奇数分频跟偶数分频不一样的地方是奇数分频利用了两个计数器来实现。


1.偶分频 
       偶分频比较简单，假设为N（偶数）分频，只需计数到N/

			
		

	





	

		

			

				
					
verilog 简单分频程序

				
			

			

				

					xie2012302700054的博客
				

				

					09-05
					
					2万+
					
				

			

		

		

			
				

偶数分频


最简单二分频，在输入时钟上升沿翻转即可。

N分频（N为偶数），计数器计数到N/2-1翻转。如进行4分频，count=4/2-1=1时翻转，6分频计数器计到2 
翻转。程序如下，经过实测验证，正确。 
  
时序如图：可以看出，从36到42是一个周期，6分频（42-36=6） 
 


奇数分频


如三分频，对计数器进行模三翻转，即计数到1和2进行翻转，可以得到占空比为1/3或2...

			
		

	





	

		

			

				
					
用Verilog语言实现奇数倍分频电路3分频、5分频、7分频

					
热门推荐

				
			

			

				

					limanjihe的专栏
				

				

					08-31
					
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reference :  http://blog.chinaunix.net/uid-24765042-id-2585201.html           http://blog.sina.com.cn/s/blog_74da86160100w629.html







   分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相

			
		

	





	

		

			

				
					
verilog入门经验(二)--分频及counter的巧用

				
			

			

				

					phenixyf的专栏
				

				

					06-18
					
					7980
					
				

			

		

		

			
				
1. 偶数倍，整数分频：
    对原时钟进行偶数倍整数分频，可对其计数，计数器不同bit位即为各分频时钟，bit0 = 原时钟、bit1 = 2分频、bit2 = 4分频、bit3 = 8分频...
    example:
    reg[5:0] div_cnt;   // 本例到16分频，如需更高增加counter位数即可，位数按分频倍数需要定义
    always @ (pos

			
		

	





	

		

			

				
					
【FPGA学习】时钟分频

				
			

			

				

					jkgkj的博客
				

				

					07-27
					
					5439
					
				

			

		

		

			
				
一般来说 开发板上面只有一个晶振，即只有一种时钟频率，但是我们有时候需要用到不同频率的时钟，若想要更慢的时钟，则可以将该固定的是何种进行分频，若想要更快的时钟，则可以在这个固定的时钟上进行倍频。无论是分频还是倍频，我们都有两种方法，一种你是使用pll核，另外一种是手动用verilog hdl描述。（适用于整数比的分频），只有调用pll核才能进行倍频，一般在进行非整数比的分频或者倍频的情况下都使用pll核pll为专用电路他生成的时钟到每一级寄存器时间延迟是固定的，称这个时钟网络的时钟偏斜比较小...

			
		

	





	

		

			

				
					
关于数字IC设计中分频后的慢速时钟和以快时钟触发的信号的关系处理

				
			

			

				

					weixin_43685170的博客
				

				

					03-23
					
					957
					
				

			

		

		

			
				
在一些双边沿接收发送数据的处理中，会以半频时钟为握手时钟，而内部采用快时钟（半频时钟的一倍）来处理信号。那么，握手时钟是半频的情况下，握手数据是经过快时钟处理的，这样会有错误的情况出现。如下图，当信号a的触发条件为快时钟的上升沿，而片外握手设备也只认握手时钟的上升沿时，数据就会出现错误。

快时钟的上升沿既可以对应慢时钟的上升沿也可以对应慢时钟的下降沿，则a的变化既可能发生在慢时钟的上升沿也可能发...

			
		

	





	

		

			

				
					
FPGA实现时钟任意分频

				
			

			

				

					qq_52185589的博客
				

				

					05-30
					
					1344
					
				

			

		

		

			
				
通过两个计数器或运算得到3，7分频后的时钟。

仿真波形：

3分频：





7分频：





Verilog代码：


/**************************************功能介绍***********************************

Date   :   2022/5/30 

Author  :   Tiffany

Version :   1.0

Description:  实现任意的时钟分频。 

*****...

			
		

	





	

		

			

				
					
基于加热炉温度控制的系统辨识与PID参数优化实验项目_极简说明为通过经典系统辨识方法从阶跃响应数据中提取加热炉数学模型并利用遗传算法全局优化PID控制器参数以提升工业过程控制精度与.zip

					
最新发布

				
			

			

				

					11-30
				

			

		

		

			
				
基于加热炉温度控制的系统辨识与PID参数优化实验项目_极简说明为通过经典系统辨识方法从阶跃响应数据中提取加热炉数学模型并利用遗传算法全局优化PID控制器参数以提升工业过程控制精度与.zip

			
		

	





	

		

			

				
					
FPGA时钟设计与分频倍频技巧解析

				
			

			

				

					
				

			

		

		

			
				
VHDL语言能够描述复杂的时序逻辑，包括时钟分频、倍频、门控等操作，对于FPGA时钟设计提供了极大的灵活性。设计者可以通过编写相应的VHDL代码，实现定制化的时钟管理功能。  总结来说，FPGA时钟讲解技巧涉及了时钟...

			
		

	



              




          




        



    





    



      

      

        
      

      





	

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成就一亿技术人!

          

          

        

        

          

          

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