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原创 FPGA-verilog-ADC数据处理笔记
输出4相的AD数据,之后需每一相按时钟周期取相,计数01234,为4时不取。$feof(file_id )) begin // 循环直到文件结束。//当计数为0时取第一个点,当计数为4时不取*/
2025-02-10 14:48:07
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原创 Aurora 64B/66B 设计,仿真验证数据传输速率
FPGA Aurora 64B/66B IP核设计,仿真验证数据传输速率,利用IP core采集GT传输数据
2022-07-14 16:30:39
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原创 FPGA实现时钟任意分频
通过两个计数器或运算得到3,7分频后的时钟。仿真波形:3分频:7分频:Verilog代码:/**************************************功能介绍***********************************Date : 2022/5/30 Author : TiffanyVersion : 1.0Description: 实现任意的时钟分频。 *****...
2022-05-30 20:35:54
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