(2)同步FIFO设计及仿真验证(下)

最新推荐文章于 2024-08-01 20:51:29 发布

少卿不在大理寺

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分类专栏：数字IC设计从入门到实战文章标签： IC设计 verilog

本文链接：https://blog.youkuaiyun.com/CAUC_learner/article/details/122470534

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该博客详细介绍了如何设计并验证一个同步FIFO，包括TB(Testbench)的设计思路，从端口数据类型声明到RTL模块实例化，再到时钟信号生成、数据初始化、写操作模拟以及读操作的验证。在仿真过程中，初始状态为wr_ptr和rd_ptr均为0，通过任务(task)来完成预期值与实际读取值的比较，确保FIFO功能的正确性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

四：TB设计

1.思路：端口数据类型申明 —> RTL module实例化 —> 产生时钟信号clk —> 初始化数据 —> 给写信号和写使能 —> 定义写信号的激励（task实现）—> 检测读出操作（task比较预期值和实际读出值）—> 结束

`timescale 1ns/10ps

//声明端口数据类型
module test#(
    parameter      AW=3,
    parameter      DW=8
);
    reg            clk;
    reg            rstn;
    reg            wr_en;
    reg[DW-1:0]    wr_data;
    reg            rd_en;
    wire[DW-1:0]   rd_data;
    wire           full;
    wire           empty;

//RTL module实例化
sync_fifo    u_sync_fifo#(
    .AW=3,
    .DW=8
)(
    .clk(clk),
    .rstn(rstn),
    .wr_en(wr_en),
    .wr_data(wr_data),
    .rd_en(rd_en),
    .rd_data(rd_data),
    .full(full),
    .empty(empty)
);

//产生时钟clk
always #5 clk    &#