FIFO例化以及仿真

最新推荐文章于 2023-11-12 16:29:47 发布

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#fpga

本文介绍了如何在FPGA设计中使用FIFO解决跨时钟域传输时可能出现的亚稳态问题。通过实例化FIFO并编写状态机进行读写操作，详细阐述了从生成FIFO模板到综合、实现和仿真的完整流程。

在FPGA中，数据进行跨时钟域传输时，会出现亚稳态的问题。跨时钟域也就是跨越了两个频率和相位不同的异步时钟域。为了解决亚稳态和由时钟不同步引起的其他问题，选用了FIFO。
本例中，选用了输入和输出为同一时钟来生成FIFO。生成FIFO后可在.veo文件中找到例化模版，如下图所示：
在这里插入图片描述

操作流程为：
Sources（1）→IP Sources（2）→Instantiation template（3）→.veo文件（4）。

然后新建测试文件并命名为top.v，在文件中进行实例化，实例化代码如下：

fifo_generator_0 your_instance_name (

.clk(!clk), // input wire clk

.srst(!rst), // input wire srst

.din(din), // input wire [7 :0] din

.wr_en(wr_en), // input wire wr_en

.rd_en(rd_en), // input wire rd_en
.dout(dout), // output wire [7: 0] dout

.full(), // output wire full

.empty() // output wire empty

);

同时编写状态机对例化后的FIFO进行读写操作，代码如下所示：

always @(posedgerst or posedge clk)

begin

if(!rst)

begin

    next_state <= ini;

    j <= 0;

    rd_en <= 1'b0;

    wr_en <= 1'b0;

end

else

begin

    case(ne