FPGA 学习系列（5）：Verilog 设计仿真与调试

FPGA 学习系列（5）：Verilog 设计仿真与调试

在 FPGA 设计中，代码编写完成后不能直接烧录到芯片运行，而是需要通过仿真（Simulation）进行功能验证。Verilog 提供了多种仿真手段，如测试平台（Testbench）、波形分析（Waveform） 和 调试技巧，帮助我们确保代码正确无误。本篇博客将介绍 Verilog 代码的仿真流程，并提供一些实用的调试技巧。

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1. 为什么需要仿真？

FPGA 设计仿真的主要目的包括：

1. 验证功能逻辑是否正确：检查组合逻辑和时序逻辑是否符合预期。
2. 捕捉潜在错误：例如时序竞争、初始值问题、复位问题等。
3. 优化性能：分析 FPGA 的时序收敛情况，提高设计效率。

常见的仿真方式包括：

• 功能仿真（Functional Simulation）：检查逻辑功能是否正确。
• 时序仿真（Timing Simulation）：考虑时序延迟的影响，检查 Setup/Hold 违例。
• 后仿真（Post-Implementation Simulation）：在综合、布局布线后进行的完整仿真。

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2. Verilog 测试平台（Testbench）编写

2.1 什么是 Testbench？

Testbench（测试平台） 是用于驱动和观察