上行数据处理模块(UpFrame_PKG) v1.0：多通道AXI-Stream数据接收与AXI4写入

已于 2025-12-09 11:31:04 修改
阅读量116 收藏
点赞数 5
CC 4.0 BY-SA版权
分类专栏： FPGA实战项目：多FPGA互联实现反射内存系统 文章标签： fpga开发 多通道数据接收 高速数据转发 实时数据处理 AXIS转AXI4
于 2025-12-09 11:30:42 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/AuroraMatlab/article/details/155735140

1 概述

        在FPGA通信系统中，上行数据处理是一个关键环节。本文详细介绍一个高效的上行数据处理模块设计，该设计能够同时处理多个通道的AXI-Stream数据流，进行CRC校验，并按顺序通过AXI4接口写入BRAM。整个系统已在硬件上验证通过，表现稳定可靠。

2 系统架构

3 模块详解

3.1 AXIS接收数据模块 (axis_rx_crc_check)

        接收数据模块，主要接收来自于Aurora的数据，将其按照通道缓存在接收FIFO中，并将通道号和校验结果缓存在通道FIFO中，状态机处理流程如下：

1）当获取源ID的时候，将源ID缓存在src_id中

了解本专栏 订阅专栏 解锁全文
Zynq学习笔记--AXI4-Stream 图像数据从仿真输出到图像文件
hi94的博客
05-29 1511
本文介绍了如何使用 SystemVerilog 将 AXI4-Stream 图像数据输出到 PPM 格式的图像文件中。通过使用$fopen、$fwrite 和 $fclose 函数，成功地将仿真生成的图像数据写入到文件中，实现了图像数据的输出。在 TestBench 代码中，设置了图像的分辨率和颜色模式，并通过循环逐像素地写入数据。通过这种方式，我们可以将仿真生成的图像数据保存为 PPM 格式的文件，方便后续的图像处理和分析。
Zynq学习笔记--AXI4-Stream到视频输出IP是如何工作的？
hi94的博客
06-10 1922
本文介绍了 AXI4-Stream 到视频输出的工作原理和示例工程。通过该工程，详细展示了如何使用 AXI4-Lite 接口配置视频输出参数，包括图像高度、宽度和背景图案等。AXI4-Stream 到视频输出 IP 包含数据部分、时序信号部分和同步部分，确保数据与时序信号的同步。同步器通过初始对齐和时序模式来实现这一目标，支持独立时钟模式下的跨时钟域功能。最后，解释了 Master 和 Slave 时序模式，分别由 VTC 控制同步信号和作为时序主控。
AXI外设IP的AXI-lite代码阅读记录
XY_Chang的博客
08-09 1092
AXI lite 总线源码时碰见未见过的运算符，所以搜索记录下 “+:”、"-:"语法 运算符，运用在多位的变量中，如下： slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8]； "+:" 变量[起始地址 +: 数据位宽] 等价于 变量[(起始地址+数据位宽-1)：起始地址] data[0 +: 8] //等价于--> data[7:0] data[15 +: 2] //等价于--> data[16:15] "-
PKG_PROG_PKG_CONFIG: command not found 解决方法
m0_37383484的博客
09-24 5267
pkg-config: PKG_PROG_PKG_CONFIG: command not found
PKG_PROG_PKG_CONFIG: command not found
猫瑾的博客
09-10 5596
在docker环境中编译libstrophe的时候出现这个错误 PKG_PROG_PKG_CONFIG: command not found 首先确认pkg-config工具有么有安装好，没有的话安装一下： apt-get install -y pkg-config 如果已经安装那么应该是执行configure的时候漏了一步 请加下面的环境路径执行 ACLOCAL_PATH=/usr/share/aclocal ./bootstrap.sh ACLOCAL_PATH=/usr/share/acloca
python3-catkin-pkg : 冲突: catkin 但是 0.8.10-7 正要被安装 python3-catkin-pkg-modules : 冲突: catkin 但是 0.8.10
满天星的博客
03-07 6527
【代码】python3-catkin-pkg : 冲突: catkin 但是 0.8.10-7 正要被安装 python3-catkin-pkg-modules : 冲突: catkin 但是 0.8.10。
使用catkin_create_pkg命令创建rospkg时出现错误: argument --rosdistro is required 的解决方法
热门推荐
amnesiagreen的博客
09-01 1万+
文章目录1 问题描述2 解决方法 1 问题描述 创建一个ros包时需要用到catkin_create_pkg命令，其语法为： catkin_create_pkg <package_name> [depend1] [depend2] [depend3] 但是当我按照这个方式进行操作时出现以下错误： $ catkin_create_pkg trans_msg std_msgs rospy roscpp usage: catkin_create_pkg [-h] [--meta] [-s [SYS_
下列软件包有未满足的依赖关系： python-catkin-pkg : 依赖: python-catkin-pkg-modules (＞= 0.5.2) 但是它将不会被安装
科技室的博客
09-05 7114
查问题
ubuntu apt-get update error:ModuleNotFoundError: No module named ‘apt_pkg‘
哦，原来你也在这里。
09-15 6958
ubuntu升级python后，有可能会导致apt-get update、apt-get upgrade等命令出现错误：找不到apt_pkg模块， 一般解决的办法是： 1、先进入目录：cd /usr/lib/python3/dist-packages/ 2、查找apt_pkg*.so：ll *apt_pkg*.so 会找到一个类似的库（与机器、安装包相关）：apt_pkg.cpython-36m-x86_64-linux-gnu.so 但是找不到apt_pkg.so文...
下行数据处理模块(DownFrame-PKG) v2.0版本程序：仿真和源码（AXI4-Full转AXI-Stream）
10-30
下行数据处理模块(DownFrame-PKG) v2.0版本程序是一款专注于数据通信接口转换的应用程序，其核心功能是实现AXI4-Full协议到AXI-Stream协议之间的数据转换。AXI4-Full是一种先进的高性能总线协议，广泛应用于高性能...
精选资源
axi4_AXI4_LITE_axi4_AXI4-AXI4_LITE_
10-01
"axi4_AXI4_LITE_axi4_AXI4-AXI4_LITE_"这个标题可能指的是一个设计模块，该模块的作用是作为AXI4总线和AXI4-LITE总线之间的适配器。这种适配器允许AXI4主设备与AXI4-LITE从设备进行通信，或者反之亦然，使得不同...
下行数据处理(DownFrame-PKG)模块v1.0版本程序
10-28
https://blog.csdn.net/auroramatlab/category_13065872.html?spm=1001.2014.3001.5482该专题中从板的下行数据处理(DownFrame_PKG)模块v1.0版本程序
基于FPGA的相位差测量设计
2509_94268408的博客
12-05 371
基于FPGA的相位差测量设计程序注释清晰在数字电路和信号处理领域，相位差测量是一个常见且重要的任务。FPGA（现场可编程门阵列）以其灵活性和并行处理能力，成为实现相位差测量的理想平台。今天就来聊聊基于FPGA的相位差测量设计。
EP4CE30F23I7N Altera Cyclone IV E SRAM FPGA
2403_90082736的博客
12-05 858
EP4CE30F23I7N 阿尔特拉 Altera Cyclone IV E 系列的一颗中等密度 SRAM 型 FPGA
不同prompt 对比 async fifo
最新发布
oldmoney
12-09 796
不同prompt 对比
Quartus命令行烧录FPGA
qq_31661311的博客
12-05 149
c参数用于指定你使用的blaster，多个Blaster时双引号括住usb号， "USB-Blaster [USB-0]" .1.首先将quartus.exe所在目录添加进Path系统环境变量，这样子可以让你在其他路径下使用Quartus的相关命令。bpv选项则是 b(Blank-check)+p(编程)+v(校验). 生产时可只用p(编程)，即"p;-o 烧录参数，格式: 烧录选项+分号+烧录文件（jtag可以用pof和jic）.此外，jtagconfig.exe -n命令可查看blaster信息。
打工人日报#20251204
qq_43441284的博客
12-04 678
本文介绍了FPGA中的I/O BANK概念和常见电源管理芯片。I/O BANK是FPGA中具有相同电气特性的I/O引脚集合，每个BANK可独立配置电压和标准，提高外设连接灵活性。文章详细对比了LDO线性稳压器和DC-DC转换器芯片的特性：LDO采用线性调节，纹波小但效率低；DC-DC采用开关调节，效率高但纹波较大。同时列举了多款典型芯片参数，包括OC5864、RY8411等DC-DC芯片和SGM2036、LT3074等LDO芯片，涵盖输入电压范围、输出电流、封装形式等关键指标，为电源设计提供参考。
全国产4路16bit125MSPS标准FMC采集子卡
FPGA_ADDA的博客
12-04 307
该子卡为100%全国产化基于FMC标准设计，实现4路16bit/125MSPS ADC采集功能，遵循 VITA 57 标准，子卡可以直接与符合FMC规范的 FPGA 载板连接使用。子卡 ADC 器件支持多款国产AD9653芯片，用户可以通过 FMC 接口配置芯片工作状态。
【TES818 】基于 VU13P FPGA+ZYNQ SOC 的 8 路 100G 光纤通道处理平台
beijingqingyikeji的博客
12-04 400
该平台 的 1 片 zynq SOC，PS 端支持 1GByte 的 DDR3 缓存，支持 1 路千兆 以太网口，PL 端支持 2GByte 的 DDR3 缓存，支持 1 路千兆以太网接 口。板卡所有器件采用工业级温度范围， 能够满足复杂苛刻环境下的应用。该平台的主处理器 VU13P 外挂两组 72 位 DDR4 SDRAM，来 实现超大容量数据缓存，外挂 2 个 FMC+ HPC 接口，支持 2 个 FMC+ 子卡的扩展，同时 VU13P 支持 8 路 100G 以太网光纤传输。
import axi_vip_pkg::*; import design_1_axi_vip_0_0_pkg::*;
09-07
<think> 我们正在讨论SystemVerilog中的包（package）导入问题。用户询问关于axi_vip_pkg和design_1_axi_vip_0_0_pkg的导入语句的使用和含义。 根据引用[1]中关于SystemVerilog语法的描述，package是一种将相关定义（如类型、函数、任务等）封装在一起的作用域，可以通过import语句在其他模块或接口中引用。 axi_vip_pkg和design_1_axi_vip_0_0_pkg都是包（package）的名称。其中： - axi_vip_pkg：可能是通用的AXI VIP（Verification IP）包，包含了用于验证AXI接口的通用组件、函数、任务等。 - design_1_axi_vip_0_0_pkg：可能是针对特定设计实例（design_1）中的某个AXI VIP实例（axi_vip_0_0）生成的包，通常包含该实例特定的定义或者配置。 在SystemVerilog中，导入包的目的是使用其中定义的内容。导入语句有两种常见形式： 1. 导入整个包的内容： ```systemverilog import axi_vip_pkg::*; ``` 这将使得该包中所有公共定义在当前作用域内可见。 2. 导入包中的特定项： ```systemverilog import axi_vip_pkg::my_type; import design_1_axi_vip_0_0_pkg::slv_agent_config; ``` 这样只导入指定的类型、变量或函数等。 用户可能在使用Xilinx的Vivado工具时遇到这些包。因为Xilinx的AXI VIP在生成时会根据实例名称生成特定的包（如design_1_axi_vip_0_0_pkg），其中可能包含该实例的配置对象、事务类型等。 引用[4]中展示了一个使用UVM（Universal Verification Methodology）的代码片段，其中使用了`uvm_do_with`宏，这通常用于测试平台中。在验证环境中，我们经常需要导入VIP包以使用其中定义的验证组件。 例如，在测试平台（testbench）中，我们可能会这样导入： ```systemverilog import axi_vip_pkg::*; import design_1_axi_vip_0_0_pkg::*; ``` 然后我们就可以使用这些包中定义的类型，例如： - 从axi_vip_pkg中定义的AXI事务类型（axi_transaction） - 从design_1_axi_vip_0_0_pkg中定义的特定代理配置（design_1_axi_vip_0_0_slv_agent_config） 需要注意的是，这些包通常是在编译VIP时自动生成的。因此，在编译用户测试平台之前，需要确保这些包已经被编译。 总结： - axi_vip_pkg：通用的AXI VIP包，提供通用的验证组件和事务模型。 - design_1_axi_vip_0_0_pkg：针对特定VIP实例的包，包含该实例的配置和适配。 - 使用import语句导入这些包，以便在测试平台中使用其中定义的类型、组件和函数。 §§相关问题§§ 1. SystemVerilog中package的组织结构是怎样的？ 2. 如何创建自己的SystemVerilog包？ 3. 在验证环境中使用VIP（Verification IP）的一般步骤是什么？ 4. 如何处理多个包导入时的命名冲突？ </think> ### SystemVerilog中包导入语句详解 在Verilog/SystemVerilog中，`import`语句用于引用预定义的包（package），这是模块化设计和验证环境构建的关键机制。 #### 1. **基本语法与含义** ```systemverilog import axi_vip_pkg::*; // 导入整个包的内容 import design_1_axi_vip_0_0_pkg::specific_item; // 导入包的特定项 ``` - **`axi_vip_pkg`**：通用AXI验证IP包，提供标准AXI协议验证组件（事务模型、驱动、监视器等）[^1][^3]。 - **`design_1_axi_vip_0_0_pkg`**：针对特定设计实例（如Vivado生成的`design_1`）的定制化VIP包，包含实例专属配置和接口定义[^4]。 - **`::*`**：通配符导入包内所有公开定义（类、函数、变量等）。 #### 2. **典型应用场景** **验证环境搭建**（参考引用[2][^4]）： ```systemverilog import axi_vip_pkg::*; // 通用AXI组件 import design_1_axi_vip_0_0_pkg::*; // 设计专属配置 class my_test extends uvm_test; design_1_axi_vip_0_0_slv_agent_config slv_cfg; // 使用包内的配置类 task run_phase(uvm_phase phase); axi_transaction tx = new("tx"); // 使用通用事务类 tx.randomize(); ... endtask endclass ``` - **作用**：避免代码重复，直接调用VIP提供的预验证组件（如事务生成器、协议检查器）[^3][^4]。 #### 3. **底层原理** - **包封装**：通过`package`封装相关类和函数（如引用[4]中的`reg_pkg`）： ```systemverilog package axi_vip_pkg; class axi_transaction; ... endclass // 事务模型 class axi_driver; ... endclass // 驱动组件 endpackage ``` - **模块化验证**：VIP包实现了AXI协议的核心逻辑（握手信号`tready/tvalid`、数据流`tdata`等[^3]），用户只需关注测试场景。 #### 4. **使用要点** - **编译顺序**：先编译依赖包（如`axi_vip_pkg`），再编译导入它的模块。 - **作用域**：`import`需置于模块/类外部（全局作用域） - **命名冲突**：使用`::`显式指定包名（如`axi_vip_pkg::transaction` vs `user_pkg::transaction`）。 ---
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

FPGA_小田老师

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值