Xilinx Aurora 8B/10B IP核(3)：GT配置--逻辑Lanes vs 物理Quad

最新推荐文章于 2025-11-25 09:17:17 发布

原创最新推荐文章于 2025-11-25 09:17:17 发布 · 1.8k 阅读

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1 引言

在Aurora IP核中有这样一个配置界面，它是Aurora 8B/10B IP 核中非常关键的一部分，它用于将 IP 核内部的“逻辑通道”映射到 FPGA 物理芯片上特定的“高速串行收发器”上。

逻辑通道：在 Aurora IP 核配置中，当你选择 Lanes = 4，你就创建了 4 个逻辑收发通道（我们称之为 Lane 0, Lane 1, Lane 2, Lane 3）。这是 IP 核内部的工作单元。
物理 Quad：在 FPGA 硬件上，高速串行收发器（GT）通常以 Quad 为单位进行分组。一个 Quad 包含 4 个物理收发通道（Lane）以及一些共享资源，如时钟单元。
- 在图中，GTXQ0, GTXQ1, ... GTXQ6 就代表了 FPGA 芯片上的 7 个物理 Quad。
- 每个 Quad 有 4 个 Lane，所以在表格中，每个 Quad 占用了两行，代表了这个 Quad 里可用的 Lane 对（Note：编号仅用于启用通道，而不是分配通道编号）。

这个表格的作用就是 “搭桥”，告诉 IP 核：“请把我内部的逻辑 Lane 分配到物理芯片上的 GTXQ0 这个 Quad 的第 1 个 Lane 上；把我的逻辑 Lane 分配到 GTXQ1 这个 Quad 的第 0 个 Lane 上...”，以此类推。

行（纵向）：表示 FPGA 的物理资源，从 GTXQ0 到 GTXQ6。
列（横向）：代表每个 Quad 内部的 Lane ，对应一个 Quad 中的 4 个物理 Lane。
单元格内容：
- 数字（如你图中的 1）：表示将 IP 核的 第 N 个逻辑 Lane 分配到这个物理位置上。你图中在 GTXQ0 下方有一个 1，这很可能意味着将 逻辑 Lane 1 分配到了 物理 Quad GTXQ0 的某个 Lane 上。
- X：表示这个物理 Lane 未被当前 IP 核使用。它可以是空的，也可以被其他 IP 核（如另一个 Aurora 实例、PCIe IP 等）使用。
- -：通常只是一个视觉上的分隔符，没有具体功能含义。

配置这个表格需要遵循两个主要原则：

硬件设计约束：你的 PCB 板级设计已经决定了 Aurora 通道具体连接到了 FPGA 的哪些 GT 引脚上。这个分配是固定的，你不能通过软件随意更改。例如，你的光模块或电缆可能只连接到了 GTXQ0 和 GTXQ2 的引脚上。
IP 核逻辑需求：你告诉 IP 核你想要使用几个 Lane（Lanes 参数）。

配置步骤：

确定物理连接：查看你的原理图或硬件手册，明确 Aurora 链路使用了哪几个物理 Quad 和哪几个具体的 Lane。
设置 Lane 数量：在 Lanes 选项中，选择你需要的逻辑通道数量（比如 4）。
进行 Lane 分配：
- 在 Lane Assignment 表格中，找到你硬件上实际使用的物理 Quad 和 Lane。
- 从逻辑 Lane 0 开始，依次将它们分配到这些可用的物理位置上。

举个例子：
假设你的硬件只使用了 GTXQ0 和 GTXQ1 这两个 Quad 来组成一个 4-Lane 的 Aurora 链路。你的分配可能看起来是这样：

	TX0/RX0	TX1/RX1	TX2/RX2	TX3/RX3
GTXQ1	X	3	X	2
	X	X	X	X
GTXQ0	0	X	1	X
	X	X	X	X

这表示：
- 逻辑 Lane 0 -> GTXQ0 的 Lane 0
- 逻辑 Lane 1 -> GTXQ0 的 Lane 2
- 逻辑 Lane 2 -> GTXQ1 的 Lane 3
- 逻辑 Lane 3 -> GTXQ1 的 Lane 1

比如我要使用一个Lane进行数据传输

从原理图可以看出，我们器件使用的是XC7K420TFFG901-2，BANK111

在官网下载7系列FPGA对应的GT手册

从手册可以看出该器件的BANK111对应的是QUAD X0Y0

我们选择一个LANE，对应GTXQ0即可。

正确配置这个表格至关重要，如果分配错误，IP 核在生成过程中或硬件运行时就会出问题。最安全的做法是严格按照你的硬件设计文档来进行分配。