Vivado仿真实战：使用AXI VIP验证AXI_Reg配置寄存器IP核

原创 于 2025-10-18 10:00:00 发布 · 1k 阅读 · 25 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#FPGA #Vivado #AXI_VIP #配置寄存器

在之前的文章中，我们介绍了如何封装AXI_Reg配置寄存器IP核Vivado实战：封装AXI4-Lite配置寄存器IP核（AXI_Reg）。本文将重点介绍如何使用AXI Verification IP（AXI VIP）FPGA验证利器：全方位解析AXI Verification IP (AXI VIP)对这个IP核进行全面的仿真验证，确保其功能的正确性和可靠性。

一、仿真环境搭建

1.1 仿真工程结构

我们搭建的仿真环境包含以下组件：

  • AXI VIP：作为AXI主设备，模拟处理器对IP核的访问

  • AXI_Reg IP核：待测试的配置寄存器模块

  • 时钟和复位发生器：提供系统时钟和复位信号

仿真环境结构图：

1.2 地址空间分配

在仿真中，我们为AXI_Reg IP核分配了以下地址空间：

  • 基地址：0x8000_0000

  • 写地址范围：0x8000_0000 - 0x8000_001C（对应8个配置寄存器）

  • 读地址范围：0x8000_0020 - 0x8000_003C（对应8个状态寄存器）

1.3 IP核配置

我们将AXI_Reg IP核配置为：

  • 输出寄存器数量：6个（data_reg0_o - data_reg5_o）

  • 输入寄存器数量：2个（data_reg0_i - data_reg1_i）

  • 数据位宽：32位

  • 地址位宽：32位

配置界面截图：

二、测试平台设计

2.1 测试平台代码

以下是测试平台代码，展示了如何使用AXI VIP对AXI_Reg IP核进行读写测试，完整代码请自行下载

//Main process
  initial begin
    mst_agent = new("master vip agent",DUT.design_1_i.axi_vip_0.inst.IF);
    mst_agent.set_agent_tag("Master VIP");
    mst_agent.start_master();

    mst_agent.AXI4LITE_WRITE_BURST(32'h8000_0000,0,32'h5A5A_5A5A,mtestBresp);
    mst_agent.AXI4LITE_WRITE_BURST(32'h8000_0004,0,32'hA5A5_A5A5,mtestBresp);
    mst_agent.AXI4LITE_WRITE_BURST(32'h8000_0008,0,32'h1B1B_1B1B,mtestBresp);
    mst_agent.AXI4LITE_WRITE_BURST(32'h8000_000C,0,32'h2C2C_2C2C,mtestBresp);
    mst_agent.AXI4LITE_WRITE_BURST(32'h8000_0010,0,32'h3D3D_3D3D,mtestBresp);
    mst_agent.AXI4LITE_WRITE_BURST(32'h8000_0014,0,32'h4E4E_4E4E,mtestBresp);
    #3000;
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0000,0,mtestRData,mtestRresp);
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0004,0,mtestRData,mtestRresp);
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0008,0,mtestRData,mtestRresp);
    mst_agent.AXI4LITE_READ_BURST(32'h8000_000C,0,mtestRData,mtestRresp);
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0010,0,mtestRData,mtestRresp);
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0014,0,mtestRData,mtestRresp);
    #300;
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0020,0,mtestRData,mtestRresp);
    mst_agent.AXI4LITE_READ_BURST(32'h8000_0024,0,mtestRData,mtestRresp);

  end

  design_1_wrapper DUT(
    .data_reg0_i_0  (32'haaaa_1111),
    .data_reg1_i_0  (32'hbbbb_2222),
    .sys_clk        (clock),
    .sys_rstn       (resetn)
    );

三、仿真结果分析

3.1 写操作验证

仿真波形显示，通过AXI VIP向AXI_Reg IP核执行写操作：

写入地址写入数据输出寄存器观测值结果
0x800000000x5a5a5a5adata_reg0_o0x5a5a5a5a✅通过
0x800000040xa5a5a5a5data_reg1_o0xa5a5a5a5✅通过
0x800000080x1b1b1b1bdata_reg2_o0x1b1b1b1b✅通过
0x8000000C0x2c2c2c2cdata_reg3_o0x2c2c2c2c✅通过
0x800000100x3d3d3d3ddata_reg4_o0x3d3d3d3d✅通过
0x800000140x4e4e4e4edata_reg5_o0x4e4e4e4e✅通过

波形截图：


在仿真波形中，可以清晰地看到：

  • 当时钟上升沿到来且AXI写使能有效时

  • 对应地址的寄存器被正确更新

  • 输出端口立即反映写入的数据值

3.2 读操作验证

通过设置输入寄存器值并执行读操作：

输入寄存器设置值读取地址读取数据结果
data_reg0_i0xaaaa11110x800000200xaaaa1111✅通过
data_reg1_i0xbbbb22220x800000240xbbbb2222✅通过

波形截图：


读操作波形显示：

  • 输入寄存器值正确传递到AXI读数据总线

  • 读地址正确解码

  • 读响应信号正常

四、结论与项目应用

4.1 仿真结论

通过全面的仿真验证，我们确认：

  • ✅ 写功能正常：配置寄存器能够正确接收并锁存写入的数据

  • ✅ 读功能正常：状态寄存器值能够正确通过AXI接口读出

  • ✅ 地址解码正确：读写地址空间映射符合设计预期

  • ✅ 时序符合要求：所有操作都在AXI协议规定的时序内完成

4.2 在反射内存项目中的应用

这个经过验证的AXI_Reg IP核将在我们的反射内存项目中发挥重要作用：

配置功能：

  • 设置数据传输模式（FAST模式/同步模式）

  • 配置看门狗时间参数

  • 使能/禁用中断功能

状态监控：

  • 读取链路状态信息

  • 获取传输错误统计

  • 监控中断状态寄存器

4.3 后续工作

基于本次仿真验证的成功，我们可以：

  1. 集成到主系统：将AXI_Reg IP核集成到完整的反射内存从板设计中

  2. 软件驱动开发：基于验证过的寄存器映射开发对应的设备驱动程序

  3. 系统级验证：在更大的系统环境中进行集成测试

五、总结

本文详细介绍了使用AXI VIP对自定义AXI_Reg配置寄存器IP核进行仿真的完整流程。通过这种方法，我们能够在实际硬件实现之前充分验证IP核的功能正确性，大大提高了开发效率和代码质量。

仿真验证的价值：

  • 早期发现设计缺陷，降低后期调试成本

  • 确保IP核符合AXI协议规范

  • 为系统集成提供可靠的基础模块

这个经过充分验证的AXI_Reg IP核为我们的反射内存项目奠定了坚实的基础，后续我们将在此基础上构建更复杂的功能模块。

Vivado实战：封装AXI4-Lite配置寄存器IP核（AXI_Reg）
FPGA_小田老师的博客
10-17 1063
本文介绍了基于AXI4-Lite接口的FPGA配置寄存器模块（AXI_Reg）的设计与实现。该IP核支持参数化配置，可灵活设置8个32位输出/输入寄存器，具有写操作（0x00-0x1C）和读操作（0x20-0x3C）功能。设计采用Vivado工具创建AXI4外设模板，通过修改顶层模块实现寄存器映射和AXI接口逻辑，并利用智能端口显示技术简化用户界面。该IP核具有参数化灵活、用户友好、代码复用性高等特点，已在反射内存项目中得到成功应用，显著提升了开发效率和代码质量。
VIVADO FIFO (同步和异步) IP 核详细使用配置步骤
m0_66360845的博客
01-15 7837
在系统设计中，利用FIFO（first in first out）进行数据处理是再普遍不过的应用了，使用FIFO实现不同域时钟的数据同步，总线位宽调整，数据缓存等。本文以xilinx vivado中的FIFO IP 核为例，详细介绍其配置步骤，并给出详细的仿真，本文包含同步和异步（不同时钟）FIFO的详细使用步骤。
AXI Streaming FIFO IP核（四）：AXI Streaming FIFO IP核使用例程
weixin_46268576的博客
09-09 1385
按照该篇文章例化自己的IP核：AXI Streaming FIFO IP核（三）：AXI Streaming FIFO IP的例化和内部寄存器例化好后的schematic图如下所示： 例化好IP核后，自己可以写一个顶层文件把该IP核包裹起来，方便接下来的使用 testbench的建立 我们例化的IP核是采用的axi_lite接口，因此我们在testbench中需要写一个axi_lite的写主机和读主机，用来模拟axi_lite对该IP核的读写。在testbench中方便我们使用，axi_lite的写
Vivado IP核：AXI Uartlite的使用经验分享
热门推荐
weixin_43265132的博客
02-22 1万+
1. IP基本设置 在Vivado中，打开IP Catalog，搜索“uart”： 双击“AXI Uartlite”，进入IP配置界面： 这里可以配置IP的具体参数，设置时钟频率、波特率等，完成后，生成IP即可。 2. IP的时序特点 点击下面的链接可以下载该IP核的官方指导文档： https://china.xilinx.com/support/documentation/ip_docume...
Vivado_AXI Quad SPI_IP核
学无止境
11-18 9051
Vivado AXI Quad SPI IP核的简单应用。
AXI_04 AXI_LITE_MASTER_IP设计与验证
比特电子工作室
03-07 3203
由于该系列文章阅读有顺序性，所以请跳转至该系列文章第一篇从头开始阅读，并按照文章末尾指示按顺序阅读，否则会云里雾里，传送门在此： https://blog.youkuaiyun.com/qq_33486907/article/details/88289714 《AXI_01 《AXI总线系列文章》由来》 目录 1 AXI_LITE_MASTER_IP 1.1 AXI_LITE_MASTE...
使用JTAG to AXI Master IP核在线调试示例
qq_34839501的博客
03-22 887
JTAG to AXI Master IP核 在线调试
Vivado下创建基于AXI-Lite的用户IP核
kebu12345678的博客
03-14 4347
http://comm.chinaaet.com/adi/blogdetail/37170.html Vivado下创建基于AXI-Lite的用户IP核 本文是为一位网友所写，据说网上Vivado下自定义IP核的资料很难找~本文主要讲述了在Vivado下创建AXI-Lite型IP核的流程。最近问IP问题的人略多…… Vivado为设计人员提供了很多IP核，但不可能完全
AXI学习日记2
hcadm的博客
09-08 1668
这行代码实例化了一个名为 `breath_led_ip_v1_0_S00_AXI` 的子模块，并且将前面定义的端口参数传递给这个子模块。`.S_AXI_ACLK(s00_axi_aclk)` 这样的形式将外部接口信号连接到子模块的相应端口上。这是模块定义的开始部分。`breath_led_ip_v1_0` 是模块名，紧跟其后的 `#` 表示模块支持参数化。- `C_S00_AXI_ADDR_WIDTH`: 地址总线宽度，这里是4位，意味着最多能够寻址到 \(2^4 = 16\) 个地址。
AXI4-Lite可配置寄存器IP核(AXI-Reg) - Vivado源码及测试工程
10-17
这是一个基于AXI4-Lite总线的可配置寄存器IP核，专为FPGA设计中的寄存器配置需求而开发。该IP核具有以下特点： 核心特性： 支持1-8个可配置输出寄存器（写操作） 支持1-8个可配置输入寄存器（读操作） 32位数据...
《深入理解AXI4协议：从入门到实践》 -- 第八篇：AXI4实战案例
GateWorld的博客
05-13 1301
本文通过四个实际案例，详细展示了如何基于AXI4协议进行高性能系统设计。案例1介绍了如何在FPGA中实现一个基于AXI4-Lite接口的温度传感器控制模块，包括寄存器读写状态机的设计与验证。案例2探讨了SoC系统中AXI4互联矩阵的设计，重点在于地址路由与仲裁逻辑的实现。案例3展示了如何利用AXI4-Stream接口实现视频流处理系统，特别是图像灰度化的实时计算与流水线优化。案例4则详细描述了AXI4 DMA控制器的设计，涵盖突发传输、状态机流程及中断处理。每个案例均结合代码片段与调试技巧，帮助读者将AXI
[DRC MDRV-1] Multiple Driver Nets: Net design_1_i/axi_lite_slave_0/inst/S_AXI_RDATA[0] has multiple drivers: design_1_i/axi_lite_slave_0/inst/S_AXI_RDATA[0]_INST_0/O, and design_1_i/axi_lite_slave_0/inst/S_AXI_RDATA_reg[0]/Q.
09-11
若使用IP核集成（如Vivado Block Design）： 1. 检查是否误将多个AXI主设备连接到同一从设备端口。 2. 确保 `S_AXI_RDATA` 仅由从机模块驱动，无外部冗余连接。 --- ### **调试建议** 1. **仿真验证**： - 使用...
285个地级市邻接矩阵、经济地理矩阵等8个矩阵数据（2003-2023年）
11-25
01、数据简介 共八个矩阵，各类矩阵通过量化空间关系，为区域政策制定（如交通规划、产业布局）和学术研究（如空间溢出效应、区域收敛）提供关键工具，需根据研究目标灵活选择或组合使用。 数据名称：285个地级市邻接矩阵、经济地理矩阵等8个矩阵数据 数据年份：2003-2023年 参考文献：邵帅,李欣,曹建华,杨莉莉.中国雾霾污染治理的经济政策选择——基于空间溢出效应的视角[J].经济研究,2016,51(09):73-88. 02、相关数据 地级市人均GDP、空间邻接矩阵、空间经济距离矩阵（GDP）、空间地理距离矩阵（经纬度）、空间地理距离倒数平方矩阵（经纬度）、经济地理权重矩阵（GDP和经纬度）、经济地理嵌套矩阵（GDP和经纬度）、空间经济矩阵（非对称）、空间经济地理矩阵（非对称）、纬度、经度、距离
【影视数据分析】基于C++的多维度可视化系统设计：实现高效实时数据处理与交互式决策支持 项目介绍 基于C++的影视数据可视化系统设计和实现的详细项目实例（含模型描述及部分示例代码）
最新发布
11-25
内容概要：本文详细介绍了一个基于C++的影视数据可视化系统的设计与实现，旨在应对影视行业海量、多源数据带来的分析挑战。系统利用C++的高性能优势，实现了大规模数据的高效处理与实时更新，支持多维度数据分析，涵盖票房、用户评价、社交媒体热度等，并通过柱状图、折线图、热力图、词云等多种可视化方式直观展示数据。项目强调用户友好的界面设计、跨平台兼容性、可扩展性与可定制性，结合创新的交互设计，提升用户体验与决策效率。系统不仅服务于影视创作者和营销团队，也为行业数字化转型和创新发展提供数据驱动的支持。; 适合人群：具备一定C++编程基础，从事数据分析、可视化开发或影视行业技术研究的研发人员、软件工程师及高校学生。; 使用场景及目标：①学习如何利用C++构建高性能数据可视化系统；②掌握多源数据融合、实时处理与图形渲染的技术方案；③为影视项目提供数据支持，优化内容创作与市场策略； 阅读建议：建议结合文中提到的模型设计与示例代码进行实践，重点关注数据处理流程、可视化模块实现及系统架构设计，同时可联系作者获取完整代码与GUI资源以加深理解。
CSS插入图片方法[可运行源码]
11-25
本文详细介绍了在CSS中插入图片的多种方法，包括使用background-image属性和background简写属性。通过设置不同的背景属性值，如background-color、background-position、background-size等，可以灵活控制背景图片的显示效果。文章还提供了具体的HTML示例代码，展示了如何在实际项目中应用这些属性。此外，还解释了背景图像默认位于元素左上角并在水平和垂直方向上重复的特性，以及如何通过background-repeat属性调整平铺方式。
jQuery与HTML设置只读/禁用属性[项目代码]
11-25
本文详细介绍了在jQuery和HTML中如何设置和移除表单元素的只读（readonly）和禁用（disabled）属性。在jQuery部分，通过attr()和removeAttr()方法演示了属性的动态操作，并对比了readonly与disabled的区别：disabled会阻止元素获取焦点且表单提交时排除该字段，而readonly仅限制编辑但仍可聚焦和提交。HTML部分列举了三种实现方式（onfocus=this.blur()、readonly、disabled），并附代码示例说明其视觉效果及交互差异（如灰色显示、Tab键切换等）。最后指出两者可结合使用，并补充了CSS屏蔽输入的技巧。
SQL编码规范指南[项目源码]
11-25
本文详细介绍了SQL编码规范的重要性及其具体实施方法。规范化的SQL代码能显著提升可读性、便于问题定位和团队协作。文章强调了大小写的正确使用、单引号与双引号的应用场景、缩进对齐原则、禁止使用SELECT *操作、注释的添加规范以及子句的排版规则等关键点。此外，还提供了表别名的命名建议、字段逗号放置位置等实用技巧，旨在帮助开发者编写清晰、整齐、结构化的SQL代码，从而提升编程效率和代码质量。
Layui输入事件监听[代码]
11-25
本文详细介绍了Layui框架中各种表单元素的输入事件监听方法，包括单选框、复选框、下拉菜单、输入框内容变动以及提交按钮的监听。通过示例代码展示了如何实时获取用户输入的值、监听表单元素的变化以及处理提交事件。此外，还提供了带注释的代码片段，帮助开发者理解每个事件监听器的具体功能和用法。这些方法可以广泛应用于表单验证、动态数据更新等场景，提升用户交互体验。
UAC-BOF-Bonanza[项目源码]
11-25
UAC-BOF-Bonanza is a GitHub repository that compiles various UAC (User Account Control) bypass techniques, weaponized as Beacon Object Files (BOFs). The project includes a module for the Havoc C2 Framework and extension.json files for Sliver C2, enabling users to leverage these bypass methods in red team operations. Techniques include exploiting elevated COM objects, registry modifications, DLL hijacking, and SSPI token forgery. The repository provides detailed usage instructions, OpSec considerations, and credits to original researchers. All bypasses were tested on Windows 10 and 11, though they may be detected by SOCs and EDR solutions. The project is licensed under GPL-3.0 and includes standalone implementations for each bypass.
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

FPGA_小田老师

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值