14、集成电路互连设计与阵列技术解析

集成电路互连设计与阵列技术解析

1. 互连设计概述

互连设计涵盖了内部单元连接以及单元与输入/输出（I/O）之间的连接。内部单元连接负责连接各个组件，而单元与 I/O 的连接中，每个单元是一个功能实体，有时被称为硬连线单元，此时只需考虑单元间和 I/O 的连接。

2. 未定制组件级阵列

• 双极技术相关阵列 ：所有双极技术在某些阶段都曾被考虑用于组件级阵列，但目前商业上可用的只有发射极耦合逻辑（ECL）和可能的集电极扩散隔离（CDI）技术。
  • ECL 阵列 ：以一款高速 ECL 组件级阵列产品为例，其具有以下规格：
    • 416 个单元排列成 21 行。
    • 每个单元包含 76 个晶体管和 60 个电阻，分为四个相等的象限。
    • 最小特征尺寸为 1.5 微米，有两层金属化层。
    • 速度/功率可调节，片上门延迟从 3 毫瓦/门时的 175 皮秒到 1 毫瓦/门时的 300 皮秒。
    • 256 个信号 I/O 引脚。
    • 输出能够驱动 25、50 和 60 欧姆的传输线。
    • 最大集成电路功耗为 30 瓦。
    • 采用 289 引脚的引脚网格阵列封装或其他可选封装。
      该产品非常复杂，主要应用于计算机、高速通信和信号处理领域。在印刷电路板上进行此类电路的互连时，需要特别小心，以避免降低其高速性能，通常需要采用匹配的传输线 PCB 互连