whm128的博客

1、常温频差(Frequency Tolerance)：在规格书里也称作频率偏差，是与常温（25°C）下标称频率之间的偏差，通常以百万分率（PPM）表示。2、温度频差(Frequency Versus Temperature Characteristics)：在YXC规格书里也称作频率-温度特性（见下图），指在设定的工作温度范围内，实际频率相对标称频率的最大偏差值，同样以百万分率（PPM）表示。

本文探讨了为仪器仪表应用设计高准确度设备所涉及的挑战，并介绍了由低INLSARADC、全集成式超低温漂精密基准电压源、四通道匹配电阻网络和零漂移低噪声放大器构建的高准确度, 将进一步深入探讨完整的设计解决方案以及测量结果。

从LSK389C的手册可以看出，在Uds较小时，栅极的漏电流Ig大概在1pA左右。1pA作用在10M的电阻上产生的电压约为10uV，考虑到手册可能是较理想值，温度的身高会导致Ig的增大。理论上，由JFET的漏电流产生的波动应该在几十uV的量级，与ZI和塞恩的波动基本相符。在锁相放大器的调试过程中，发现在使用AC耦合时，信号的直流偏置会不停的跳动，跳动的幅度会有几百uV。但是，在使用ZI的锁放和塞恩的锁放时，发现其偏置的跳动大致在几十uV量级。从频谱上可以明显看出，在低频5Hz一下，的确存在明显的信号谱线。

在ADS54J60校准后会出现，以下波形，可以判断这不是噪声。

本文主要分析采样率对模拟链路带宽的影响，同时以1G采样率为例，测试模拟链路最大带宽

目前随着科技的发展，家电向着智能化发展，本文介绍一种常用的家电上常用的市电220V转3.3V的案例。

本文介绍了解决Vivado中PCIe IP核自动生成的只读xdc文件与用户自定义xdc文件冲突的问题。通过设置空位置约束来覆盖原有的IP核引脚分配，实现了自定义的引脚绑定。并给出了适用于AX7103开发板的具体配置实例。AX7103插入电脑后，开机，下载程序后，用winDriver即可以看到有xilinx的设备ID7024，10EE就是xilinx厂商ID。

有时候，需要一些其他公司的元器件来进行仿真，这就需要使用到TINA的新建宏向导。以及经常遇到Format‘%s’invalid or incompatible with argument。这个解决方案

LTM®4644 / LTM4644-1 是一款每路输出可提供 4A 电流的四通道 DC/DC 降压型 μModule (微型模块) 稳压器。输出可通过并联形成一个阵列以提供高达 16A 的电流能力。封装中内置了开关控制器、功率 FET、电感器和支持组件。LTM4644 可在一个 4V 至 14V 或 2.375V 至 14V (采用一个外部偏置电源) 的输入电压范围内运作，LTM4644 / LTM4644-1 支持一个 0.6V 至 5.5V 的输出电压范围。

本文主要介绍ibert的使用，详细介绍IBERT配置的每一步及其含义。在使用高速串行接口时，总会遇到这样或者那样的问题，我们有时候会用到这个工具IBERT，用来测试链路的信号质量。IBERT（Integrated Bit Error Ratio Tester），集成误码率测试仪，它可以利用FPGA内部资源，评估检测FPGA中GTX的通断和通信性能。一般的误码率可以算到十的负十二次方级别。

主要介绍分享下，RTC设计的一知识分析，内容为网络知识整理，现在几乎所有的电子产品都带RTC功能，因此RTC电池的寿命肯定是越长越好。

金属外壳是该连接器内信号线的回流地，单板分PGND和GND，金属外壳及连接器接口连PGND，PGND与GND通过0欧姆电阻或短线接地。PGND接大地。信号对PGND接口接防护芯片进行脉冲抑制。

sinc（音同“sink”）滤波器是由sinc函数构造的滤波器。sinc函数的定义可以参考抽样信号Sa的定义，这里只需知道矩形脉冲和sinc函数是一个变换对。当矩形脉冲的频谱没有混叠时，它就是sin(x)/x,一个sinc函数，对于连续信号，矩形脉冲和sinc函数是傅里叶变换对。对于离散信号这仅仅是一个近似，由于混叠造成了误差。sinc滤波器常见的应用是抗混叠技术。由于高分辨率下的来源信号或连续的类比信号能够存储较多的数据，但在透过取样。

一般MCU都带有I2C接口，什么情况下需要模拟，一是接口不够用了，二是外设使用的是类I2C协议。

更重要的是， AArch64 作为一个分离出的执行状态，意味着一些未来的处理器可能不支持旧的 AArch32 执行状态。AMD64架构在IA-32上新增了64位寄存器，并兼容早期的16位和32位软件，可使现有以x86为对象的编译器容易转为AMD64版本。x86是指intel的开发的一种32位指令集，从386开始时代开始的，一直沿用至今，是一种cisc指令集，所有intel早期的cpu，amd早期的cpu都支持这种指令集，intel官方文档里面称为“IA-32”。也是Intel x86架构的延伸产品。

先看两个常见的问题。一个是驱动安装问题，一个是驱动测试错误；error 512能识别PCIE的设备，但是The kernel modle installed correctly, but no devices were recognized.

方法1：临时修改可以使用ifconfig命令。如下：这里的ETH0为网卡名字，如果不知道名字可以输出ifconfig直接回车查看。这种方法比较简单快捷方便，适用于临时调试。但是重启后会失效。方法2：界面更改这种实在有屏幕显示主机的情况下修改，在屏幕右下角点击网络连接点击编辑连接选择对应的网卡名称（这里更改时需要注意）一定要对应的网络连接，对应的网卡名字，如果不清楚，也可以全部删除。然后在IP地址栏选择手动，配置IP和掩码。这种方式用于重启有效。

PN8370 电源板输出3.28V输出正常。但是测试前级电压5V有问题。1.0版本和2.0版本都存在这个问题，汇中的测试正常（4.8V），而我们的测试就偏大（5.6V）。

联系了龙讯提供了对应的固件，不过在搭配GP102时，出现了一些问题，不能够正常显示，咨询并通过实验，发现是I2C的问题，DDC I2C一直显示error。一个是10.4寸，一个是15.6寸。我一直在看手册，终于发现了为何IIC不通的原因，是复位。所以这个问题一直滞留着，目前通过强推解决，RK3588本身支持强推。这是官方的一个工具，用来验证输入信号的正确性，来验证与相应的固件是否匹配。另外在LVDS双八搭配时，要注意奇偶顺序，不然容易出现混乱。根据以下猜想，我把龙讯复位了以下，果然，显示ok了，

本次EMI指标主要原因是由于时钟输出口造成的（PPS与光口的产生的EMI干扰较小），时钟输出的上升沿频率由时钟驱动器83026决定，查看手册，其上升沿时间150ps-800ps。通过试验，可以得出结论是CLK输出导致的EMI干扰特别大，PPS干扰较小，最初测试的光口附近的干扰也是由时钟口耦合过去的信号。1.将双层BNC走线进行内部屏蔽，并将外部端口外接50欧姆端接的方式，进行测试。2.降低输出信号上升沿时间，降低信号带宽，改善效果也很好。基于场外EMC测试反馈，EMI测试超标，测试结果如下图；

先传高位，后传地位；基于时钟来源的不通，驱动程序可分为四种模式，PHY的时钟和TXCLK的时钟；PHY的时钟有两种来源方式，一种是外接晶振提供，一种是MAC提供，TXCLK一种是MAC 的PLL提供一个来源自PHY；根据RGMII标准，时钟的上升和下降沿采样，且时钟信号要比数据信号delay1-2ns，来保证setup/hold时间（因为数据在时钟沿变化，如果不做额外处理，接收端将无法采样，根据组成关系，可以知道有三种）这其中还有个电压和电流PHY的关系，这个是个老问题了，这里不再描述；

本案例基于xinlinx FPGA K7系列。由于在FPGA中，PCIE属于硬核资源，相应的管脚其实时约定好的，在手册中有专门的定义，不可以自己定义。如果你真的接错了，那也可以有解决方案，在约束文件XDC中添加以下约束，即可解决，说明FPGA还是很强大的。（K7 676为例，其他参考自定义）由于在设计中，PCB走线时，考虑到不是很方便，调整了PCIe的线序，导致在调试中，一度识别不了PCIe接口。应该如何去分析和解决。首先，除非特殊情况，一般PCIe应该按照手册约定的管脚去约束，不应该擅自定义。

在进一步测量数据并进行分析，发现即使小于2.5V，依然是有电流的，每增加1V，大约增加5uA。问题基本清晰了，说明在关断时，漏电流依然不能忽略，在本案例中，几十uA的电流，依然拉低了Vgs。在基于SGM431的情况下，也可以减小上来电阻，同时输出端，应保证2V电压不至于开启后端电压，来有效保证。为何之前的设计，没有发现这个问题，查阅之前焊接料号，采用的是LM431.一会数据测试一下。1.当输入24V，测得Vref=1.59V。按理应该在2.5V时导通，此时怀疑时其他地方的问题，将输出稳压管去除，现象依然。

该方案设计中，OE及FS未采用外部上下拉确定，而是由芯片内部上下拉决定，查看芯片手册，

这个问题其实很简单，为啥排查这么久了，是因为公司这个7044的图，一直都是接错的，导致一直在思考与CVHD950的区别，这个唯一的区别就是这个世源的晶振，幅值不是很大，导致共模很低，而发生的这样的错误，之前错误的接法，完全属于凑巧。通过这件事情也给自己做个总结，在做设计时，不能完全相信之前没出问题的设计，首先还要有充足的理论知识做后盾，再加上正确的调试方法，这次排查共耗时6小时，下次这样的问题希望控制在2小时以内。也是满足设计要求的。芯片手册也是进行正常使用的建议，应当使用100欧姆差分端接来控制反射。

案例：某项目在使SGM2208XTDF芯片时，在输入为3.3V，输出为2V. 2V为FPGAuX-io供电管脚，在V7FPGA上电后，发生默认状态异常，并且DDR测试中发现、DDR程序初始不成功，分析:发现在未烧录程序时，输出2v正常，在烧录程序后.2.00V电压迅速下降。可以看出在电流增加了ctrl电流也增加，查看本按设计，上拉电阻为10k，最大电流仅为500ua，设计存在严重分险，把上拉电阻改为1K后问题解决。

GM8775C 型 DSI 转双通道 LVDS 发送器产品主要实现将 MIPI DSI 转单/双通道 LVDS功能，MIPI 支持 1/2/3/4 通道可选，每通道最高支持 1Gbps 速率，最大支持 4Gbps 速率。LVDS时钟频率高达 154MHz，最大支持视频格式为 FULL HD（1920 x 1200）。原生显示接口不支持双通道LVDS屏幕的数据输出，因此需要借助显示转换芯片才能实现双通道LVDS屏幕的驱动。根据上图进行配置，然后将IIC参数导入dts文件。

因此1488095的速率为一般公司测试限速的标准，在实验中发现，测试设备发包要快在某以太网进行线速测试时，发现丢包现象，但是没有发现CRC错误包，经过软件抓包，MAC收到的测试设备发出的包相同，而测试设备收到的包小于本身发出的包；

系统安装在哪，就需要去哪查，在本案中还是sata设计除了问题，sata电容的时钟，用的是交流耦合，导致了内部振荡器静态工作点处于危险点位。第三步检查了RTC，这里有个概念就是用有源时钟代替无源时钟时，要注意负端的设计，建议加电阻倒地，而不是加电容，（为什么，这里以后会专门写文章去说明皮尔斯振荡器原因）S3其实是ACPI的一个概念。第二部测量时序，纠正了时序的影响，这里面时序很关键，尤其是S3前面的几个上电时序，尤其还有复位的作用。其实系统的启动，是一个很复杂的过程，和启动程序，操作系统驱动之类的都有关系。

分析其大概的工作原理，其实MOS管会处于关断状态，所以关断器件的供电，要靠这个电容C5供电，观察我们的设计电容值（100nF），猜测可能是容值偏小，这将导致供电不足，1.0版本和2.0版本都存在这个问题，汇中的测试正常（4.8V），而我们的测试就偏大（5.6V）。1.测试EC3，C2都在6V左右，而EC3的电容耐压只要6.3V，那这部分设计或者物料肯定是有问题的。测试我们产品C5电压时，我们产品是12V，而汇中的是13~14V之间，查询PN8370芯片手册。暂时排除这个芯片的问题，但不排除这部分的嫌疑。

在调试时，发现GS2971A无法正确识别CEA861时序。

近期一些项目，关于交流耦合方式，出现了一些问题，在此做了一个自我小结。不能因为交流耦合有问题，就抛弃这种方式，所以开文还是先总结一些交流耦合得益处。这又设计到电容的知识，在这里关于电容不多做介绍了。首先最大的好处，就是电平转换，两个器件如果电平共模标准不一样，就可以使用电容来转换，如果输入器件内部有提供共模偏置，整个电路设计起来就非常容易。以下为三种常见了LVDS交流耦合方式。下面介绍以下关于交流耦合的一些问题。项目是是一个采集信号的触发信号，触发信号的特点是具有不确定.

硬件问题：上电时序问题，如果FPGA上电时序未按要求进行设计，则可能发生FPGA启动不了。解决方案：测试FPGA各个电源的上电时序，调整电源上电时序，来满足时序要求。以xilinx FPGA为例为例，上电时序为VCCINT≤VCCBRAM≤VCCAUX≤VCCO。操作问题：启动时连接了JTAG，并且打开了hardware，原因是jtag具有较高的有限优先级解决方案：将软件关掉，最有效的是将jtag线缆拔掉。约束问题：设计时并未严格按规范要求设计，导致识别不了，有些...

全部乱码：一般为波特率设置不对或者电平不对；经验1.该方案设计时，忽略了，串口在默认状态时，电平为高电平，而CPU或者FPGA上电启动时，状态不稳定，导致上电时，会发出一些不稳定状态。可以通过CRT其中的字符设置，解决这个问题，将character encoding 改为UTF-8.问题得到解决。解决方案，在TXD与RXD增加上拉电阻，即可解决，（其中TX为必须）案例2：securecrt中文字符乱码。案例1：串口打印时开机出现乱码。案例2：串口打印乱码。

以上问题解决后，从理论带宽分析，发现仍然远低于理论带宽，降低以太网报文长度，情况有所改善，但只是规避问题。分析过程：经过测试发现，该以太网只能单方向传播，或者不同，或很低，经过判断，为焊接问题，重新焊接后问题解决，（后续改良，焊接前增加烘烤）2.某项目中，以太网PHY自用内部自身电源，设计电路检查无误，配置均正常，但是自身电源无法正常输出。某项中，仅仅是换了一个PHY芯片，启动时，发现找不到PHY，检查相关电路，发现无明显错误。分析过程：检查所有的电路相关配置均无问题，最后发现时LDO相关问题导致。