1.verilog文件编写格式与modelsim的环境配置方法

verilog的学习过程目录

2.verilog实现半加器与全加器

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前言

verilog的例子学习，主要了解文件编写格式，和modelsim的环境配置方法。

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一、环境与代码编写

创建一个大文件夹verilog_test，其中创建code，sim文件夹

在code中创建文本文件，重命名为adder.v，tb_top.v，其中.v为Verilog文件

1.在adder中写入半加器的硬件描述语言

module adder_h(
    input wire  a   ,   //创建输入线a
    input wire  b   ,   //创建输入线b
    output wire co  ,   //创建输出线co
    output wire so      //创建输出线so   ！注意这里没有逗号！
);
    assign co = a & b;  //写出半加器逻辑
    assign so = a ^ b;

endm