2.基于VHDL的边沿同步检测器设计

VHDL的模块设计目录

1.基于VHDL的分频器设计

---

前言

本套代码是基于VHDL在quartus的环境下编写的代码，只作为学习积累，如有bug请多多包含

---

一、边沿同步检测器是什么？

检测到输入信号的跳变沿时，需要与系统时钟的跳变沿对齐

二、代码分析与仿真效果

1.代码分析

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee