数据线-优快云博客

内插和抽取都是改变数字信号采样率的方法，内插用于调制端，抽取用于解调端为什么进行内插和抽取？内插和抽取的目的是改变数字信号的采样率。在调制端内插，增加数字信号的采样率，以使码片速率满足DA的输入要求。在解调端抽取，降低数字信号的采样率，以使后续硬件处理速度能跟上数字信号的速率。采用几倍内插、抽取？采用几倍内插、抽取要结合具体硬件来看，如：DA的输入信号速率，FPGA的处理速度等。如果内插之前的数据速率就满足DA要求，则可以不进行内插，直接把数字信号送给DA内插实现方法内插0后低通滤

2022-04-08 10:28:26 3613

原创 verilog时钟使能

verilog时钟使能

2022-02-14 11:59:45 5852

原创 verilog时钟问题

1.时钟IP核分频也有精度，当输入时钟和输出时钟频率不是整数倍的时候，可能会有误差。如：用时钟IP核，输入时钟是50MHz，输出时钟是25.6MHz，输出频率的周期会有0.001ns的误差，但是误差极小，不影响使用2.仿真精度最大到0.001ns3.时钟IP核可以分出MHz的信号，小频率的用计数器分，当不是整数倍的时候会有误差4.ROM IP核给的时钟是系统时钟，IP核把这个当作基准时钟，换其他时钟也可以5.一个工程里的always块尽量用同一个时钟来驱动，一个系统里基本保持一个统一的系统时钟这

2022-02-13 20:16:58 2395

原创 matlab产生BPSK信号

matlab产生BPSK信号

2022-01-09 15:36:56 8665 1

原创 Vivado将output定义为reg时遇到的问题

Vivado将output定义为reg时遇到的问题

2021-11-22 21:03:23 6085

原创 verilog用计数器写一个分频模块

将100MHz的系统时钟分频为10kHz和0.5Hz

2021-10-19 19:04:55 3393 7

原创 verilog中的阻塞和非阻塞赋值

verilog阻塞和非阻塞赋值语句

2021-10-16 17:13:33 5409 1

原创 Verilog变量声明

介绍Verilog中wire和reg变量的使用

2021-10-01 11:17:22 2223

原创如何写Verilog仿真文件

testbench的编写

2021-10-01 10:26:28 8645 1

原创 Verilog基础

Verilog基础包含：wire、always、output、input、时间刻度尺

2021-09-30 22:06:14 608

原创 matlab绘制离散系统的零极点分布图

zplane函数impz函数

2021-02-18 20:25:19 7335 2

原创用matlab绘制系统函数的DTFT

matlab中的freqz函数

2021-02-18 18:52:51 13274 1

原创 matlab绘制二维曲线——plot

plot函数的用法

2021-01-25 22:38:50 612 1

原创 matlab基础——矩阵

复数矩阵、行向量、结构矩阵、单元矩阵

2021-01-25 19:36:01 446 1

原创 matlab实现DIT-FFT

基2-FFT算法利用matlab编写DIT-FFT算法，计算信号的离散频谱，结果保存到y中，利用matlab内置FFT函数计算信号的离散频谱并保存到y0中输入信号x(t)=1.5cos(2Π✖f1✖t)+cos(2Π✖300t)+0.5cos(2Π✖f2✖t)采样频率fT=1000HZ采样点数N0function y=testfft()%输入f1、f2、取样点数N0f1=input('请输入f1 ');f2=input('请输入f2 ');N0=input('请输入N0

2020-11-19 10:38:07 3519 2