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RSS订阅原创 关于修复RAW磁盘或分区
好好好，移动复制什么的，直接x88元起步，你是会收费的。笔者看着自己单薄的收入，破烂的口袋，只能摇了摇脑袋。这怎么是我能消费的起的地方，一定有免费（baipiao）的方法。功夫不负有心人，终于让我找到了一个白嫖的方法，微软还得是你呀~废话不说了，先说一下磁盘变成RAW的原因。反正大概是因为磁盘损坏，对于U盘或其他外部设备，由于端口或连接线损坏、突然拔出、文件传输过程中断、文件系统不兼容等，也可能会出现此错误。记录一下，关于今天磁盘开机突然变成RAW格式，E、F、G盘突然找不到了。，您将进入命令提示符。
2024-03-09 16:22:33
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原创 关于MPSoC系列编译can测试工具问题汇总
1.下载can相关的测试工具将下载的两个安装包放在你顺手的路径2.首先使用bz2的解压命令解压软件包3.创建一个sh文件，编写一个脚本。将编译完成后生成的库都在out/lib里，将这些库全部放到开发板的文件系下的lib目录里，复制时最好在命令前面加sudo进行复制，然后输入sync命令同步数据，确保数据复制完成。
2024-03-08 16:24:26
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原创 VMWARE ：下减小Ubuntu系统占用系统盘大小
这步会真正的缩减 它占用的磁盘空间，首先关闭虚拟机，然后打开cmd ，用cd命令进入到你的vmware安装文件夹，如C:\Program Files (x86)\VMware\VMware Workstation，也可以在这个文件夹里“shift+鼠标右键 -> powershell”打开命令窗口；如果没有，需要关闭虚拟机后，选中虚拟机进入设置，然后选择硬盘，然后点击压缩等待完成即可。注意：如果路径有空格，必须用双引号引起来。命令执行过程可能有点长，静静等待。虚拟机下执行如下命令，查看disk挂载目录。
2024-03-04 16:36:29
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原创 虚拟机创建双网卡笔记
然后在虚拟机设定中，添加第二个网络适配器，并选择自定义模式，选择配置好的NAT模式的虚拟网卡。电脑网卡默认网关192.168.2.1，所以NAT均设置在此网关下，然后点击应用与确定。打开虚拟机进入系统，输入ifconfig可以查看IP地址。然后将VMnet0设置位桥接模式，选择桥接至网卡。NAT的网关IP需要根据你网络的IP来设置。使用ping www.baidu.com。然后设置NAT模式的虚拟机网卡配置。选择更改设置，需要先关闭虚拟机。文件，DNS服务器地址为。
2023-11-04 17:24:49
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原创 SPI总线的原理
SPI（Serial Peripheral Interface，串行外围设备接口），是Motorola公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于EEPROM、Flash、RTC（实时时钟）、ADC（数模转换器）、DSP（数字信号处理器）以及数字信号解码器上。SPI通信的速度很容易达到好几兆bps，所以可以用SPI总线传输一些未压缩的音频以及压缩的视频。SPI 通讯协议的优点是支持全双工通信，通讯方式较为简单，且相对数据传输速率较。
2023-08-15 09:53:25
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原创 Verilog中阻塞赋值与非阻塞赋值的区别
1. 在assign语句中推荐大家使用阻塞赋值也就是我们的“=”；2.在always语句中建议大家使用非阻塞赋值也就是“
2023-04-07 23:43:37
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原创 FPGA的底层架构
本次介绍的FPGA底层架构是基于xilinx 7系列芯片。7系列FPGA逻辑部分由逻辑片和可配置逻辑块(ConfigurableLogic Block，CLB）组成的，另外还有用于接口的输入/输出块(Input/ OutputBlock，IOB）（注意这些都是Xilinx专有的术语）。
2023-04-07 13:37:21
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原创 边沿检测电路
在复杂的逻辑设计中，很多情况我们都需要检测信号的跳变。如果一个信号发生跳变，则逻辑给出一个指示，这个指示用来控制其他信号的动作，这种情况就需要有一个边沿检测电路，所以说边沿检测是一种非常典型的电路，其设计思想也是很重要的。我们根据检测边沿的类型一般可以将边沿检测分为上升沿检测电路、下降沿检测电路和双沿检测电路。下面我们来介绍下时序中常用的边沿检测电路，我们先来看下上升沿检测电路。a信号是一个持续2个时钟周期的信号，如果想得到a信号的上升沿也就是a_posedge信号，大家想下，我们应该怎么做呢？
2023-04-06 14:30:52
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原创 rs232串口功能拓展
基于上一章串口回环的内容，进行一个串口的拓展学习。本章节使用串口回环进行一个对接收模块接收的数据进行一个编码以及解码的过程，通过解码通过发送模块将接收到的指令发送出去。
2023-04-02 17:39:33
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原创 基于FPGA的uart串口回环实验
但 UART 和 SPI、 IIC 不同的是，它是异步通信接口，异步通信中的接收方并不知道数据什么时候会到达，所以双方收发端都要有各自的时钟，在数据传输过程中是不需要时钟的，发送方发送的时间间隔可以不均匀，接受方是在数据的起始位和停止位的帮助下实现信息同步的。为了每位数据的接收的稳定，所以可以数据的标志信号可以在波特率信号的中间位置进行拉高。然后将每bit的数据都拼接到我们接收数据的最高位，以此类推，接收到的第8位数据，就拼接在了rx_data的最高位，最先接收的数据就存储在了rx_data的最低位。
2023-04-01 22:32:31
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原创 基于xilinx的fifo IP核使用
FIFO（First In First Out，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。与 ROM 或 RAM 的按地址读写方式不同，FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以FIFO存储器没有地址线。FIFO 有一个写端口和一个读端口外部无需使用者控制地址，使用方便。FIFO存储器主要是作为缓存，应用在同步时钟系统和异步时钟系统中，在很多的设计中都会使用，后面实例中如：多比特数据做跨时钟域的转换。
2023-04-01 16:48:33
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原创 Verilog:HDLBits（Modules篇）
2.3.1、ModulesModuleSolution:module top_module ( input a, input b, output out ); //模块名+例化名 （按顺序写出I/O口） //mod_a mod (a, b, out); //模块名+例化名 (.例化名称(例化地址), .(例化名称(例化地址))) mod_a mod (.in1(a), .in2(b), .out(out));endmoduleSubmit:.
2022-06-26 14:15:45
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原创 Verilog:HDLBits（练习笔记1）
2.1、Vectors2.1.1、Vectors0Vectors are used to group related signals using one name to make it more convenient to manipulate. For example,wire [7:0] w;declares an 8-bit vector namedwthat is functionally equivalent to having 8 separate wires.Notice...
2022-04-18 17:22:29
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原创 [git上传码云仓库]及相关配置会出现的问题
1.在仓库文件夹中，鼠标右键选择Git Bash Here,然后在界面中输入：git init 初始化一下仓库（如果之前创建已经初始化可以省略）2.然后输入：git add 加要添加的文件或者文件夹3. git commit -m "这里面是添加文件的备注说明"4.进行本地与远程仓库相关联git remote add origin 你需要关联的远程仓库地址5将远程仓库文件拉到本地git pull --rebase origin master6.然后将本地......
2021-12-05 23:20:59
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原创 关于Gitee的SSH 公钥的设置出现的一些问题
设置方法从用户头像中点击设置，然后选择SSH公钥，然后点击生成公钥。在公钥管理中二选一打开选择 生成/或者添加SSH公钥，然后进入的网页会有具体说明。打开终端输入：ssh-keygen -t ed25519 -C "xxxxx@xxxxx.com"（注意：其中xxxxx@xxxxx.com邮箱可以改成自己的，也可以不改直接复制粘贴输入。然后连按三次回车，进行秘钥生成。）注意：如果你的电脑用户文件名是中文的，那么你将生成失败！！！需要改写用户名，具体步骤等会再说。生成之.
2021-12-05 12:38:15
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空空如也
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