Verilog:HDLBits（Modules篇）

最新推荐文章于 2023-09-01 01:52:32 发布

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最新推荐文章于 2023-09-01 01:52:32 发布 · 446 阅读

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#fpga开发

本文介绍了如何在VHDL和SystemVerilog中通过实例化和连接模块实现高级设计，包括按位置、名称和功能连接模块，以及模块级的位移和组合操作。涉及模块`mod_a`、`my_dff`和`add16`的实例与连接示例，展示了在32位加法器和多级shift register的设计中应用这些技术。

2.3.1、Modules

Module

Solution:

module top_module ( input a, input b, output out );
    //模块名+例化名 （按顺序写出I/O口）
    //mod_a mod (a, b, out);
    //模块名+例化名 (.例化名称(例化地址), .(例化名称(例化地址)))
    mod_a mod (.in1(a), .in2(b), .out(out));
endmodule

Submit:

2.3.2、Module pos

This problem is similar to the previous one (module). You are given a module named mod_a that has 2 outputs and 4 inputs, in that order. You must connect the 6 ports by position to your top-level module's ports out1, out2, a, b, c, and d, in that order.

You are given the following module:

module mod_a ( output, output, input, input, input, input );