14.Verilog中的过程时序控制_verilog批量例化前一时刻输出饰演一个周期-优快云博客

Verilog中的过程时序控制涉及#号延迟、时钟边沿触发(@posedge,@negedge)以及event事件与wait的使用。#1表示1ns延迟，##1表示10ns，即一个时钟周期。@posedge和@negedge用于等待时钟上升沿和下降沿，是阻塞式的。event和wait则涉及到线程间的同步，其中wait可实现电平触发。

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在Verilog中的过程时序控制通常包含一下几个方面下面将分别进行介绍：
①使用#号来表示；加入clk时钟周期为10ns，仿真timescale是1ns/100ps
那么#1;就表示延迟一个时间单位，因为仿真时间设置的是1ns，所以这里#1就表示延迟1ns;
##1;这个就表示延迟一个时钟周期，这里时钟周期是10ns，所以##1表示延迟10ns


②使用@语句，最常用的就是@(posedge clk)等待时钟的上升沿，是阻塞的，
还有@(negedge clk)这个表示等待时钟的下降沿。@是等待边沿触发，而非1触发，
因此必须先等，知道信号发生跳变，如果信号已经发生跳变了，@是察觉不到的

③event事件，通常和@ ->或者-> wait连用
举例：
event  e1;

线程一中有  ->e1;

线程二中有   @e1;

此时二者如果同时执行，执行到线程二的时候就会停下来，等待线程一中->触发，
然后线程二继续执行。因此可以理解为线程一先执行，线程二后执行。
@是等待边沿触发，而非1触发，因此必须先等，知道信号发生跳变。
而wait表示电平触发，只与高低电平有关。所以线程二只需改动wait(e1.triggered)即可。

当然wait语句还可以在其它地方单独使用表示阻塞。