15.Verilog中的parameter关键字

最新推荐文章于 2024-10-23 23:26:38 发布

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#fpga开发

本文介绍了Verilog硬件描述语言中parameter关键字的作用，如何在模块定义中使用它来表示范围，以及在实例化时如何重写参数值。着重展示了参数在模块结构中的灵活应用。

parameter 很简单通常表示定义一个参数，详细举例如下：

module test(
   input   a,
   input[3:0] b,
   output[2:0] c
);
 parameter  MSB =3;
 parameter  LSB = 0;

 此时b[3:0]就可以表示成b [MSB:LSB];
 非常简单


endmodule

其中parameter也可以作为参数，举例：
module test #(parameter MSB =3,LSB =0)
(
    input   a,
   input[3:0] b,
   output[2:0] c
);

endmodule

将test进行实例化的时候，可以对parameter类型的参数进行重写，举例
test  #(.MSB(8),.LSB(3)) case0 (.a(a0),.b(b0),.c(c0));
此时实例化的时候就将MSB从原来的3变成了8，LSB从原来的0变成了3
很简单