【verilog刷题】门控时钟

于 2024-10-21 11:41:45 发布
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文章标签： fpga开发 面试
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门控时钟

1.原因

逻辑电路中，各个功能模块并不是同时工作的，对当前时刻无执行任务的功能模块就可以将时钟关闭。

2.组合逻辑实现

（1）电路图
在这里插入图片描述
（2）原理
将时钟信号与门控信号相与；
（3）仿真
在这里插入图片描述
问题：存在毛刺；

3.latch实现

(1)电路图
在这里插入图片描述
（2）原理
锁存器下降沿采样，保证时钟脉冲的完整性；
（3）仿真结果
在这里插入图片描述

Verilog语言实现门控时钟FPGA
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