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RSS订阅原创 0-1学习FPGA之底层资源——LUT
LUT（look-up table）就是查找表，是FPGA中实现组合逻辑功能的基本单元。可以看做一个小SRAM，存储逻辑真值表，输入看做地址线，读取出对应的逻辑输出结果。（后面有举例）LUT有LUT1、LUT2、LUT3、LUT4、LUT5、LUT6。分别指代的输入口的数量，输入口可以作为地址去读写"RAM"内的数据。譬如LUT4，代表4个输入地址Bit，可以读写总共0000~1111，也就是0~15个地址的bit数据。图1.1 LUT4真值表。
2025-08-30 21:12:10
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原创 Vivado通过tcl迁移到不同版本2023.2降到2020.2
1) IP缺失 -> 加入IP；对比IP Sources，确保所有IP都加入工程，否则module.v将会无法识别。2) IP无法兼容 -> 根据第3点修改；3) IP为ooc，编译时报错，需修改成global : 在Block Design右键里加入module.v会报错，根据报错信息里，在tcl里输入以下命令修改IP设置：BF16_ACC_IP.xci为你的IP。
2025-06-30 12:27:08
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原创 Vivado升级后更新Design Source IP以及Block Designs的IP
最近需要更新到Vivado 2023.2上，遇到了问题搜寻全网都没找到如何更新Block Design里的IP，要么还需要重新在Block Design里加入IP，有三四十个IP，头要大啦！再试试Reports -> Reprot IP Status -> Upgrade Selected。更新不了，也是同样的方法加入资源库刷新。现在再看bd里的IP已经没有锁啦！我也整理一下用于记录，分享。，就可以正常更新啦~
2025-04-11 14:01:54
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原创 VS-Code编辑Verilog代码总是第一行报错
事情是这样的，好久没有使用VS-Code编写Verilog了，今天想回顾一下，无论是打开以前的代码还是新开文件，所有Verilog代码第一行都会报错，如下：报错：根据（vlog-66）全网搜寻之后，发现可能是联合Modelsim的设置问题，下载ctags，设置ModelSim编译后还是出问题，一直感觉不太对，以前并没有设置为在Vs-code上与ModelSIm联合仿真。
2025-01-07 18:59:35
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空空如也
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