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RSS订阅原创 Verilog刷题日志
某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。逻辑表达式时，对其进行了化简，出现编译无法通过的情况，目前还不知道为什么，等弄懂了补个坑。还有自己综合了使用状态机实现状态转换跟D触发器实现状态转换的资源占用率，区别非常大。这里记录一下自己出现的问题，刚开始自己是采用状态机去实现状态转换，但是回归题目说使用D触发器就懵逼了，也看不懂题目是什么意思。根据该转换表和题目，可以发现不同的A值，对于受。对于输出Y，其值只受当前的。上式的左侧q1、q0代表。
2024-04-16 16:26:01
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原创 anaconda（window10）安装tensorflow-gpu
anaconda（window10）安装tensorflow-gpu（本文仅供自己记录问题，如有问题可以留言）
2022-11-21 15:58:22
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空空如也
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