weixin_47730622的博客

SystemVerilog中的包（package）用于封装和共享自定义类型、参数、变量、方法和类等软件类型成员。包的语法包括定义包、导入包成员以及使用包成员。导入包成员有三种方法：导入所有成员、导入特定成员或在使用时指定包名和成员。

本文介绍了SystemVerilog中类的概念及其使用。类是一种包含数据和方法的类型，对象是类的实例，句柄是指向对象的指针。类的三大特性是封装、继承和多态。

systemverilog_并行线程（fork join，fork join_any，fork join_none）

详细介绍了systemverilog中静态和动态的概念，从变量和方法的两个角度进行介绍，给出了每个成员的特性，并寄出了实际的例子。

详细讲述了systemverilog中的数组，讲述了定长数组、动态数组、队列及关联数组的定义及常见用法。

基于systemverilog的任务和函数的简介及实例。

systemverilog接口(interface)进行详细说明，并介绍了modport和clocking block的用法。

针对systemverilog相较于verilog在设计特性（可综合）的扩展进行了讲述。

本文基于systemverilog(UVM)对断言（assertion）进行了详细的介绍，举例说明了常见的断言语法，并基于APB给出断言实例。

在systemverilog中，var类型既可以连续赋值又可以在过程块中赋值，而在verilog中，reg类型只能在过程块中赋值；systemverilog中的信号类型主要分为线网类型（wire）和变量类型（var）；线网类型的信号只能进行连续赋值，变量类型的信号既可以连续赋值又可以在过程块中进行赋值；有符号数：byte，shortint，int，longint，integer。类型的信号既可以连续赋值又可以在过程块中赋值；无符号数：wire，reg，logic，bit。信号可以分为有符号数和无符号数；

linux系统下基于QuestaSim的systemverilog仿真TCL命令

【IC验证】vcs+verdi联合仿真及makefile文档编写（systemverilog和UVM）

基于stsyemverilog(UVM)随机约束