Verilog刷题日志

平平凡凡小恶龙

已于 2024-04-16 17:03:24 修改

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分类专栏： Verilog 文章标签： fpga开发

于 2024-04-16 16:26:01 首次发布

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参考博文：题解 | #根据状态转移表实现时序电路#_牛客博客 (nowcoder.net)

VL21 根据状态转移表实现时序电路

某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。其接口 input A ,input clk , input rst_n；output wire Y 。

根据该转换表和题目，可以发现不同的A值，对于受 $Q_{1}^{n}$ $Q_{0}^{n}$ 控制的 $Q_{1}^{n+1}$ $Q_{0}^{n+1}$ 、Y取值不同。但是 $Q_{1}^{n}$ $Q_{0}^{n}$ 又不是输入信号，那么它是怎么变换的呢？我们发现表中存在 $Q_{1}^{n+1}$ $Q_{0}^{n+1}$ 信号，转换表蕴含了 $Q_{1}^{n}$ $Q_{0}^{n}$ 的时钟变化规律。结合题目要采用D触发器实现，代表一个always块只能控制一个信号变量。因此列出 $Q_{1}^{n+1}$ $Q_{0}^{n+1}$ 的真值表。

由于逻辑表达式的化简结果不同，我们采用最小项表示(不需要进行化简，化简会出错)：

q1 <= (~A & ~q1 & q0) | (~A & q1 & ~q0) | (A & ~q1 & ~q0) | (A & q1 & q0);

q0 <= (~A & ~q1 & ~q0) | (~A & q1 & ~q0) | (A & ~q1 & ~q0) | (A &

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