weixin_46720928的博客

原创 图像图片测量工具Digimizer的使用

先根据已知尺寸，使用Unit工具确定图片像素与实际尺寸的对应关系（最好先放大显示，测量会更准确）然后使用各种测量工具测量尺寸，测量结果显示在右边表格中，例如线宽0.13mm，过孔外径0.4mm。由于工作需要，测量截图或照片PCB图片中的过孔、线宽、线间距等尺寸。准备尽量大尺寸的图片，在软件中打开。例如已知BGA焊盘间距1mm。

原创 电脑数码产品各种外设接口速率对比

原创 AD原理图库，批量修改引脚名称

根据原理图PDF文件，把红圈中的4个引脚名称从P16~P19改为GNDD：先同时选中4个引脚(框选或shift+鼠标左键逐个点击)，由于几个引脚名称不同，属性中的名称显示为*：

原创 7K325T和7Z035资源对比

原创 ad原理图库中原件标号designator和注释comment的颜色和字体设置方法

先导出原理图符号和PCB符号，导出的文件是原理图或PCB图中已经放置了的元件，可以用AD打开文件，并选中该符号，然后复制粘贴到自己的库文件中。

原创 Altiun Designer(AD)网络标签(Net Label)下划线看不见的解决方法

[TOC](Altiun Designer(AD)网络标签(Net Label)下划线看不见的解决方法)

原创 excel表格二维X、Y坐标散点图

依次选择菜单，插入，图标，XY散点图。

原创 ATMEL(MicroChip)公司AVR单片机ATMEGA系列后缀不带P、 带P、带PA的区别

功能和引脚兼容，部分寄存器位有所增加，但原有寄存器位没有减少或移动位置。建议用寄存器和位的名称代替绝对地址。保留的寄存器位只能写0，增加的寄存器位不使用的时候保持默认值。功能完全相同，制造工艺优化，导致工作和待机耗电显著减少。不带P-> 带P->带PA。

原创 XGpio_SetDataDirection卡死的原因

vitis中使用AXI GPIO的过程中，程序卡死在XGpio_SetDataDirection这个设置GPIO输入输出方向的函数。

原创 MDIO协议

主机输出到PHY：主机在MDC下降沿准备数据，MDC上升沿进入PHY。PHY再MDC上升沿输出数据。最多连接32个MDIO。

原创 正则表达式

后的字符串表示以这个字符串开头。.*表示任意多个字符，即整行。

原创 PS端GPIO用法

【代码】PS端GPIO用法。

原创 zynq的PS端mac与RTL8211F的连接要点

RXDLY=1，TXDLY=1，其他设置组合网络均不能正常连接。与XC7Z020的PS端MAC连接，必须设置。接0.9V，可通过电阻分压。

原创 LINUX的PHY抽象层——PAL

简化的千兆位媒体独立接口（RGMII）是一个12引脚电信号接口，使用同步125Mz时钟信号和多条数据线。由于此设计决定，必须在时钟线（RXC或TXC）与数据线之间添加1.5ns至2ns的延迟，以使PHY（时钟接收器）具有足够的设置和保持时间来正确采样数据线。

原创 利用条件编译解决vivado下verilog代码中ila与仿真的共存问题

其实，ila也是可以仿真的，需要在仿真工程中添加ila的xci文件。则以上方法也可以不用(白忙活了，就当学习使用条件编译吧……我的习惯是在实现工程中另外建一个仿真工程，保存仿真的testbench文件等，而实现工程中保存实际功能的源码文件。vivado自带的仿真工具已经接近Modelsim的功能，且与原生开发环境的紧密结合，对仿真非常方便。同时，在仿真工程中，新建一个verilog头文件。即可用同一套代码兼顾实现和仿真。

原创 verilog仿真test bench异步不同频时钟的产生方法

【代码】verilog仿真test bench异步不同频时钟的产生方法。

原创 串口数据波形显示工具对比

界面美观，官方版本适用于多通道ADC数据的实时显示，不适合帧结构的数据显示，比如线阵CCD的数据1帧有2048个数据就不太方便；除了流个格式的多通道数据实时显示，也适合固定长度或可变长度帧格式多通道数据的实时显示，最高串口速率25600。

原创 按键精灵点击，并显示点击次数

Call Plugin.Msg.ShowScrTXT(750, 930, 1920, 1080, “次数=” & 点击次数, “0000FF”)UserVar Yanshi=2000 “两次点击的时间间隔（毫秒）”UserVar 点击次数=0 “点击开始批处理按钮”//说明：按照一定频率反复点击鼠标左键。点击次数 = 点击次数 + 1。//1秒 = 1000毫秒。

原创 从pdf复制的表格内容粘贴到word或excel表格保持表格格式

对于it工作，硬件和软件，经常需要从pdf复制表格内容到word或excel，但是windows的ctrl+c和ctrl+v只能复制内容而不能保留表格的格式。剩下的内容再按照自己添加的最左边列排序，可以恢复内容的原来顺序。用同样的方法可以复制粘贴到word的表格中。

原创 vivado中定点类型Binary point的含义

vivado中，ILA或仿真波形显示的定点数，可以设置为有符号或无符号数，其中小数点位置通过Binary point设置，这个设置的数值，表示小数点后的二进制位数。

原创 microsoft微软excel或WPS表格打开vivado逻辑分析仪ILA保存的csv文件，自动转换科学计数法损失精度的bug

在打开CSV文件之前，您可以通过在订单号前加上一个等号和双引号来预格式化这些数字。例如，将订单号 1234567890123456789 修改为 =“1234567890123456789”。vivado的逻辑分析仪ILA，可以方便的把数据导出成CSV(Comma-Separated Values)文件，实际是逗号作为分隔符的数据文件。而是首先打开Excel，然后使用“数据”菜单上的“从文本/CSV”选项来导入CSV文件。在文本导入向导中，选择CSV文件并打开。保存CSV文件，然后用Excel打开。

原创 AD交互式BOM

https://www.elecfans.com/d/1976909.html

原创 Xilinx(AMD)的怪异行为——ila的radix没有real格式

这个答案是3年前的答案，大概意思是说定点和浮点数的设置功能有点问题，所以从2018.1开始就去掉了，目前正在开发，以后的版本会再次启用，但是根据网友反馈。2017.2是最后一个拥有ila的radix能显示real格式的版本，直到2022.2都没有修复，什么功能这么难，跨几个版本都没有修复？xilinx为什么会把这么有用的功能在ila里面关闭呢？

原创 用window计算器实现定点数的十进制和二进制之间相互转换

以8位整数(包含1位符号位)，8位小数为例的16位二进制定点数为例。window 10操作系统自带计算器。

原创 32位定点数和32/64位浮点数的二进制生成方法

在FPGA 设计开发的过程中，如果需要使用小数参与相关运算，这个时候就需要将小数转化为定点数，因为FPGA内部只能处理定点数，不能处理小数，小数转定点数的过程需要考虑符号位-整数位宽-小数位位宽。可以发现表示小数的位数越多，可以表示的小数范围越大，表示的也越精准。问题 ：将浮点数-3.125量化为8bit的定点数，包含1bit符号位，4bit整数位，3bit小数位。假设将小数2.918量化为16bit的定点数，包含1bit符号位，3bit整数位，12bit小数位。得到：8’b11100111,

原创 vitis (eclipse) 的Indexer不能搜索、不能跳转到函数和变量定义和声明不能打开调用层次的解决方法

方法一：有些Eclipse IDE可以通过类似菜单project > Index > Rebuild.重新生成索引，不幸的是这个版本的vitis没有这个菜单。重新打开workspace后，居然打不开了。这个功能实际上是一个叫做Indexer，字面意思是索引，Indexer的作用是在后台自动收集代码的这些索引信息，以便方便的跳转和查找！重新编译，生成.metadata数据，进入代码再尝试索引功能，终于又可以用了。不知什么原因，有时这个功能突然就失效了，网络上找了很多方法，

原创 zynq的ps中断使用方法

在PS设置中勾选IRQ_F2P，可以看到中断ID的范围：[91:84]，[68:61]，共16个中断，这16个中断的ID的宏定义可以在xparameters_ps.h文件中找到。

原创 matlab gui下的tcp client客户端编程框架

全局变量%matlab作为tcpip客户端。

原创 lwip中socket的本质

（以下函数详见sockets.c）

原创 lwip中server和client的socket、地址和端口号

server的socket通过lwip_socket建立：client的socket在监听到连接后建立：server的IP地址和端口号server_addr_port：先赋值：//IPV4//7//0.0.0.0再绑定：client的IP地址和端口号client_addr_port：

原创 一张图或一句话讲清楚系列——米联客FDMA

写时序读时序

原创 一句话或一张图讲清楚系列之——IDELAYE2的用法

IDELAYE2一般用于对输入lvds高速信号进行延时微调，可以把时钟和数据都单独微调；如果数据在PCB布线时保证等长，也可以只对时钟进行延时微调；如果布线等长，不微调也可以。

原创 xilinx 7 系列(artix-7 kintex-7 virtex-7)时钟资源

CMT：时钟管理块，常用的MMCM(混合模式时钟管理器)和PLL(锁相环)模块就位于CMT中，每个CMT包含一个MMCM和一个PLL，位于I/O列旁边的CMT列中。时钟区域是一个跨越50个CLB和1个IO BANK的区域，包含了其中的所有同步元素例如：CLB、I/O、串行收发器、DSP、BRAM、CMT。BUFIO：IO时钟缓冲器，位于IOB中，输出只能到达本时钟区域的IO寄存器，无法在FPGA内部逻辑使用。BUFMR：多区域时钟缓冲器，允许最多为三个垂直相邻的时钟区域提供时钟。

原创 一句话或一张图讲清楚系列之——ISERDESE2的原理

对官方文档及网络文章的详细解读

原创 WORD选中绘图画布中下层的图形

如下所示，微软WORD中，本页放置了两个画布(虚线框)，其中上方的画布中放置了一个箭头(位于一个实线文本框的中部)。此时如果想要选中该箭头，发现无法选中，鼠标移到箭头处，也不会变成十字箭头的光标。点击列表中的直接箭头连接符505，即可使对应的绘图元素处于选中状态，此时可以对该选中的箭头进行移位等操作。打开后的绘图元素列表默认出现在界面右边，列出了本页中所有的绘图元素。需要通过菜单：开始/选择/选择窗格，打开本页中的绘图元素列表。

原创 notepad++的一个丢汉字的bug

规律是：只要来字和连子开头的2个和2个以上汉字组成的词组都不显示后面的汉字，但是单独输入词组中的任何一个都没有问题，顺序颠倒也没有问题，例如往来、粘连都能正常输入。打开notepad++，新建空白文档，保存为后缀.c或.v的文件，关闭后再次打开，用搜狗输入法输入汉字的词语：来自。文档用ANSI编码就会出现，转为UTF-8不会。同样问题的词还有：来往、连续、连接……汉字编码：来=C0B4、连=C1AC。之会显示前一个汉字，呵呵。

原创 ultraedit / notepad++ verilog 高效编程(二)——复制module端口用于例化

再使用普通查找模式，搜索替换把行尾的,替换为(),使用正则表达式搜索替换。

原创 ultraedit / notepad++ verilog 高效编程(一)——代码对齐技巧

使用正则表达式\t*搜索并替换选取范围，

原创 手把手教学：WPS OFFICE WORD每页添加不同水印

(注：文档的当前节号/总节数可以在状态栏点击鼠标右键，在弹出的菜单勾选“节”即可显示)，例如本例文档共4页，每页使用“下一页分节符”分成4节。默认情况下，插入的水印在每页都显示相同的样式，可以在“页面”菜单下的“页眉/页脚”看到原因是默认情况下每页的页眉与上一节页眉相同。首先在“页面”菜单的“分隔符”中选择“下一页分节符(N)”，把需要添加不同水印的页面分成不同的节。如果需要某节的水印不同，可以用鼠标左键点击某页的页眉，然后通过“页眉/页脚”菜单下的“同前节”取消。

原创 深度详解简单双口RAM(Simple Dual Port RAM)和真双口RAM(True Dual Port RAM)的区别

在vivado的Block Memory Generator中，有两种双口RAM，分别是简单双口RAM(Simple Dual Port RAM)和真双口RAM(True Dual Port RAM)。例如A口4096宽，64深，B口128宽，2048深，简单双口RAM使用64个36K BRAM资源。例如A口4096宽，64深，B口128宽，2048深，使用128个36K BRAM资源。对于真双口RAM，A口可以用于写入与读出，B口也可以用于写入和读出。