ultraedit / notepad++ verilog 高效编程(二)——复制module端口用于例化

weixin_46720928

于 2024-03-27 11:04:44 发布

阅读量389

点赞数 3

分类专栏：软件技巧文章标签： notepad++ fpga开发

本文链接：https://blog.youkuaiyun.com/weixin_46720928/article/details/137070707

版权

软件技巧专栏收录该内容

7 篇文章

订阅专栏

本文介绍了如何将模块`moduletrig_gen`的端口进行处理，包括使用正则表达式将其转换为例化形式，并在行尾添加括号。主要关注输入和输出信号以及转换过程。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module端口如下：

 module trig_gen
(
	input												clk,
	input												rst,
	//
	input					[31:0]		cfg_trg_time_high,
	input					[31:0]		cfg_trg_time_low,
	//
	input												trig_en,
	//
	output	reg							trig_out,
	output											trig_done,
	output	reg							trig_rdy
);