verilog仿真test bench异步不同频时钟的产生方法

weixin_46720928

已于 2024-09-19 10:54:35 修改

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分类专栏： FPGA verilog 软件技巧文章标签： fpga开发

于 2024-09-19 10:53:26 首次发布

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reg clk_50MHz;
reg clk_125MHz;

initial
begin
    fork
        begin
            clk_50MHz=0;

            #3
            clk_50MHz=1;
                    
            forever #10 clk_50MHz=~clk_50MHz;//50MHz
        end
        
        begin
            clk_125MHz=0;

            #2