数电和Verilog-时序逻辑实例四：状态机（两段式描述-传统公式）

最新推荐文章于 2024-01-12 11:22:05 发布

程序员Marshall

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分类专栏：数电和Verilog基础文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/weixin_44915807/article/details/125000965

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本文介绍了使用Verilog进行时序逻辑设计的实例——两段式状态机，通过两个always程序块分别描述同步时序逻辑电路和组合逻辑电路。内容包括卡诺图化简公式、设计模块的编写原则以及测试模块中模拟不同场景的仿真结果，验证了状态机的正确性。

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A.18 时序逻辑实例四：状态机（两段式描述-传统公式）

什么叫做两段式描述的状态机？

两段，可以理解为两个always程序块。

（1）第一个always程序块

采用同步时序逻辑电路描述状态转移。

（2）第二个always程序块

采用组合逻辑电路判断状态转移条件并描述状态转移规律，同时组合逻辑输出结果。

卡诺图化简公式

第二个always程序块中的组合逻辑电路会用到上一章节内容中化简后的公式，所以这里暂且列在这里。

设计模块

//文件路径：a.18/src/sell.v
module sell(clk,rst_n,a,b,y,z);
  parameter S0 = 1'b0;
  parameter S1 = 1'b1;
  input clk;
  input rst_n;
  input a,b;
  output reg y,z;

  reg current_state;
  reg next_state;

  always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
      current_state <= S0;
    else
      current_state <= next_state;