状态机_verilog

参考资料：https://blog.youkuaiyun.com/wuhenyouyuyouyu/article/details/73302377

米里状态机和摩尔状态机：https://blog.youkuaiyun.com/wallc/article/details/72410017

https://blog.youkuaiyun.com/GOGOmusic/article/details/54768462

关于三段式状态机的一点总结 
1确定输入输出信号，及其类型（是wire还是reg）； 
2声明内部信号，一般需要定义current_state和next_state； 
3用3个always语句描述状态机;第一个用来次态和现态的转换，第二个always用于现态在输入情况下转换为次态的组合逻辑；第三个语句用于现态到输出的组合逻辑输出。