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RSS订阅原创 vivado烧写flash找不到对应flash型号的解决方法
1、在vivado安装目录（如：E:\Xilinx\Vivado\2020.2\data\xicom）在xicom文件夹下找到xicom_cfgmem_part_table.csv，用记事本打开csv文件，添加一行823,0,w25q128dv-qspi-x1 x2 x4,- xc7k325t,w25q128fw,qspi,128,x1-single,,Winbond,,1,w25q128dv,w25q，用excel打开更改有问题，好多单元格都是公式。
2025-01-24 15:58:37
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原创 ADC外部输入电压缩放到ADC容许的电压范围方法详解
ADC外部输入电压缩放到ADC容许的电压范围方法详解，比如把±10V电压缩放到0V-4.096V，
2024-08-22 09:36:46
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原创 verilog基础语法记录
big_value[15-:8]（注意不是big_value[15-:7]）等价于 big_value[15:8]。big_value[8+:8] （注意不是big_value[8+:7]）等价于 big_value[15:8]；big_value[7-:8] （注意不是big_value[7-:7] ）等价于 big_value[7:0]；big_value[0+:8] （注意不是big_value[0+:7]）等价于 big_value[7:0]；verilog语法之数据位宽[+:][-:]
2024-06-20 11:17:18
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原创 linux 指令之sed详解
sed是一种非常好用的流编辑器，处理时，把当前处理的行存储在临时缓冲区中，称为“模式空间”（pattern space），接着用sed命令处理缓冲区中的内容，处理完成后，把缓冲区的内容送往屏幕。一行行处理直到文件末尾。文件内容并没有改变，只有使用了如“－i”这种强制修改文件命令才会修改源文件。Sed主要用来自动编辑一个或多个文件，可以将数据行进行替换、删除、新增、选取等特定工作，简化对文件的反复操作，编写转换程序等。
2022-09-20 14:13:11
448
原创 vcs仿真报错Illegal `timescale for module fifo.v “fifo_ctl“ has `timescale but previous module(s) do not
VCS仿真报错Error-[ITSFM] Illegal `timescale for module fifo.v, 669 Module "fifo_ram" has `timescale butprevious module(s)/package(s) do not. Please refer LRM 1364-2001 section 19.8.
2022-04-22 09:34:40
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原创 Linux下常用的编辑文件与保存命令详解
打开文件命令：vi yyz.txt编辑文件命令：i编辑结束，按ESC 键 跳到命令模式，然后输入以下退出命令：（注意要下面命令前的冒号也需要输入，输完之后按回车执行）:w （write）保存文件但不退出vi 编辑:w! 强制保存，不退出vi 编辑:w file 将修改另存到file中，不退出vi 编辑:wq （write and quite）保存文件并退出vi 编辑:wq! 强制保存文件并退出vi 编辑q: （quite）不保存文件并退出vi 编辑:...
2021-10-28 12:20:20
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原创 MATLAB上关于复数矩阵的转置与共轭知识详解
首选随机用A=randn(2,2)+randn(2,2)*1i生成一个二维的复数矩阵，执行后结果如下：A = 3.5784 + 0.7254i -1.3499 + 0.7147i 2.7694 - 0.0631i 3.0349 - 0.2050i执行：A' 得到如下>> A'ans = 3.5784 - 0.7254i 2.7694 + 0.0631i -1.3499 - 0.7147i 3.0349 + 0.2050i注意...
2021-02-03 10:55:46
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原创 FPGA时序约束经验总结记录2021-01-14
1.FPGA静态时序分析简单解读2.FPGA开发综合技巧3.FPGA经验分享——时序收敛之路4.小梅哥FPGA时序分析笔记
2021-01-14 20:32:20
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原创 Matlab plotyy画2个纵坐标不同的图
目录plotyy函数可以绘制双纵坐标的二维图，具体用法总结如下：1. 如何设置双坐标2. 如何设置线型3. 加注图例plotyy函数可以绘制双纵坐标的二维图，具体用法总结如下：1.plotyy（X1,Y1,X2,Y2）：以左、右不同纵轴绘制X1-Y1、X2-Y2两条曲线。2.plotyy（X1,Y1,X2,Y2,FUN1）：以左、右不同纵轴把X1-Y1、X2-Y2两条曲线绘制成FUN1指定形式的两条曲线。3.plotyy（X1,Y1,X2,Y2,FUN1，FUN2）：以左、右不同
2021-01-05 13:20:19
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原创 vivado SDK 2017.4中的project explorer窗口被关闭后如何打开
方法：windows->show view如果在那里面找不到project explorer,那么就选择最下边的others,在搜索框中输入PRO,即可找到，如下图所示如果帮到了您，请点赞
2020-12-18 17:38:48
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原创 vivado创建IP时出现IP_Flow 19-3153] Bus Interface ‘user_clk‘: ASSOCIATED_BUSIF bus parameter is missing解决
我新建IP时, 里面添加了一个自己的输入时钟，系统默认给添加到了时钟和复位信号里面了，如下图箭头指示然后提示解决办法：其实就是按照其提示给这个信号添加bus parameter: ASSOCIATED_BUSIF右键单击上图红色箭头指示的地方，选择Edit Interface点击上图箭头指示的+“”，输入ASSOCIATED_BUSIF,然后在新建的ASSOCIATED_BUSIF这个参数后面的value列输入你定义的时钟信号的名字，我的是user_clk, OK! 问题
2020-12-17 12:12:28
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原创 ZYNQ中的AXI总线时序详解
AXI总线是一种高性能、高带宽、低延迟的片内总线，AXI协议描述了主从设备数据传输的方式。主设备和从设备通过握手信号建立连接（VALID和READY），握手信号包括主机发送的VALID信号，表示数据有效，从机发送的READY信号，表示从机准备好了接收数据。当VALID和READY都有效的时候传输开始。分为5个通道：read address, read data, write address, write data, write response。1. write data channel是一种从mast
2020-12-09 17:49:42
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原创 xilinx SDK2017.x : undefined reference to “xxx“问题解决办法汇总
在调试LWIP时，虽然已经添加了lwip相关的头文件，可还是出现如下问题，解决办法：可能是由于LWIP的链接库没有添加，点击工具栏 project->properties,打开属性管理窗口，依次找到如下，看到箭头指示的那里果真没有LWIP，双击箭头指示的那一行，然后复制，然后新建一个库，在里面额外加上LWIP4，点击OK即可，如下图所示：添加的内容为-Wl,--start-group,-lxil,-llwip4,-lgcc,-lc,--end-group 再重新...
2020-12-04 14:22:32
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原创 IP包头校验和计算
一、ip校验和的计算:计算方法:1. ip包头(共20个字节)，从4500开始到目标IP结束，按照每16个bit作为一个值依次进行相加2. 将计算结果的进位加到低16位上3. 将结果取反ip包头的内存内容eg:45 00 04 20 00 00 40 0080 11 00 00 C0 A8 00 02C0 A8 00 C3将 0x4500 0x0420 0x0000 0x4000 0x8011 0x0000 0xC0A8 0x0002 0xC0A8 0x0003依次...
2020-11-13 16:12:29
1263
转载 Verilog基础知识之一（`define、parameter、localparam三者的区别及举例）
1、概述 `define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 ->整个工程; parameter： 作用 -> 常用于模块间参数传递; 范围 ->本module内有效的定义; localparam 作用 -> 常用于状态机的参数定义; ...
2020-11-12 17:59:18
3570
原创 AD18 制作PCB封装库时导入其3D模型+下载3D模型
1.3D模型下载地址： 网站1：https://componentsearchengine.com/index.html 网站2：https://www.3dcontentcentral.cn/default.aspx 网站3：https://www.snapeda.com/home/2. 以https://componentsearchengine.com/index.html为例，需要先注册，比如找方口USB3D模型GSB3211311WEU，在搜索框中...
2020-11-03 16:14:57
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原创 Xilinx SDK API函数之GPIO函数
xgpio函数1、int XGpio_Initialize(XGpio * InstancePtr, u16 DeviceId)名称 代码 解释 函数名 XGpio_Initialize 初始化GPIO 参数1 XGpio * InstancePtr 指向GPIO实例的指针 参数2 u16 DeviceId ID号，自动生成，在xparameters.h文件中定义 返回值 int XST_SUCCESS/XST_FAILUR
2020-08-28 16:18:35
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原创 IIC总线协议讲解
1. I2C总线在传送数据过程中共有三种类型信号：开始信号、结束信号和应答信号开始信号：SCL为高电平时，SDA由高电平向低电平跳变，表示START。结束信号：SCL为高电平时，SDA由低电平向高电平跳变，表示STOP。应答信号：接收数据的Slave在接收到8bit数据后，向发送数据的Master发出特定的低电平脉冲，表示已收到数据。2. I2C位传输 数据传输：SCL为高电平时，SDA线若保持稳定，那么SDA上是在传输数据；若SDA发生跳变，则用来表示一个会话的开始或结束数据改变：S
2020-08-13 17:04:35
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转载 Xilinx UCF约束语法一
ISE 约束文件的基本操作1．约束文件的概念FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。本节主要介绍UCF文件的使用方法。UCF文件是ASC 2码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。NCF约束文件的语
2020-07-07 17:40:02
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原创 Spartan6 FPGA DDR3 IP核调试及程序示例
Spartan6 FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIG IP核，可以用它来生成 DDR3 控制器，并通过 MIG 的 GUI 图形界面完成相关配置。首先，建立ISE工程，并添加MIG IP核
2020-06-11 15:51:25
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原创 AD18生成gerber文件IPC网表文件及坐标文件以及用CAM350读取gerber详细教程-免费版无积分
1. 在PCB下，点击File选择Fabrication Outputs中的Gerber Files，如下图所示 得到如下图所示,做如下设置，（如果系统单位是设置的inches则选择inches，如果系统单位设置的是Millimeter,则选择millimeter） 2. 接着选择第二个标签layer,做如下设置，Mirror Layers选择All Off，右上角的机械层不打勾 然后点击OK,进行除机械层其余层的输出，就可以在工程目录下看到生成的各层文件3 开始进行钻孔输出，如下操作
2020-05-25 10:44:16
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原创 AD18中如何创建自己的快捷键
每次给射频线打包地过孔时，都要执行一遍Tools->Via stiTching/Shielding->Add Shielding to Net...。比较麻烦，所以想建立一个快捷键，方法如下1. 在PCB界面上，在大写字母开启下，分别按下B和C，就打开快捷键配置界面，如下图所示2. 打开Tools->Via stiTching/Shielding->Add Shielding to Net...，注意在最后面的Add Shielding to Net...上双击，即可打开
2020-05-15 15:59:50
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转载 XILINX AXI_Lite 总线详解
本文转载自FPGA之家12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。12.2AXI总线与ZYNQ的关系AXI（Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时AXI已经发展到...
2020-04-13 09:26:43
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原创 Verilog或VHDL中防止信号综合后被优化众多方法总结 ，亲测实用
Verilog方法1. Synthesis_Options中的-keep hierarchy设置为YES或soft,zhe在ISE中的综合（XST）选项上右键选择process properties,弹出的对话框里面Synthesis_Options中的-keep hierarchy是设置综合后层次结构的。设置为YES后，用CHIPSCOPE调试时看到的层次结构跟你的设计是一样的，找信号很...
2020-03-25 18:15:03
19243
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转载 克服FPGA I/O引脚分配挑战(forward)
对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型FPGA器件和高级BGA封装确定I/O引脚配置或布局方案越来越困难。 但是组合运用多种智能I/O规划工具，能够使引脚分配过程变得更轻松。在PCB上定义FPGA器件的I/O引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造成设计失败。 在此过程中必须...
2020-03-25 11:00:13
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原创 Xilinx FPGA所有系列封装文件查看下载，可以查看IO类型及对应的bank
网址：https://china.xilinx.com/support/package-pinout-files.html找到对应的FPGA封装信息表，在orcad创建原理图时用excel表格功能导入即可，很方便
2020-03-25 10:57:10
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转载 set_output_delay与set_input_delay介绍
关于set_output_delay与set_input_delay概念与用法可以参考https://wenku.baidu.com/view/9135e34efe4733687e21aa2e.html?rec_flag=default或者如下：一、这两条约束语句都是针对板级延时而言的。语句中必须的有是，时钟与port.二、set_input_...
2020-03-24 11:12:20
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转载 ISE约束文件UCF的基本语法
（一）约束的分类：利用FPGA进行系统设计常用的约束主要分为3类。（1）时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，知道综合和布局布线阶段的优化算法等。（2）布局布线约束：主要用于指定芯片I/O引脚位置以及指导软件在芯片特定的物理区域进行布局布线。（3）其它约束：指目标芯片型号、接口位置、电气特性等约束属性。（二）约束的主要作用（1）提高...
2020-03-24 09:37:00
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原创 ISE在Win10系统下闪退及impact连接不上下载器解决方法
1.ISE在Win10系统下执行open project时会闪退，解决方法如下，本人在ISE14.4及ISE14.7版本亲测有效找到程序安装路径下的这两个文件夹D:\Xilinx\14.7\ISE_DS\ISE\lib\nt64D:\Xilinx\14.7\ISE_DS\common\lib\nt64首先在第一个文件夹中，重命名libPortability.dll为libPortabi...
2020-03-01 13:20:02
11632
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转载 FPGA 与 LVDS，HSTL，SSTL
先看几个名词LVDS:lowvvoltagedifferentialsignal低压差分信号HSTL：HighSpeedTranscieverLogic高速收发逻辑SSTLStubSeriesTerminatedLogic短截线串联终端逻辑。这三种是不同的接口逻辑标准，LVDS常用在液晶屏的数据传输，我们的笔记本的屏幕，大度都用LVDS接口；HST...
2020-02-24 17:13:55
17342
转载 详解模拟/数字混合信号的电路板布局布线注意事项
1. 简介要想了解在使用分辨率等于或高于 12 位 ADC 时可能发生的问题,需要确定 ADC 能够处理多小的电压值。电压范围为 2 V 的 8 位 ADC 能够检测最小电压值为 2 V/256 = 0.008 V,即 8 mV 左右。尽管 8 mV 看上去比较小,让我们把这个值和更高分辨率的 ADC 进行比较,表 1 显示了对具有输入范围为±1 V 和分辨率为 8 到 20 位的各 ADC ...
2020-01-09 15:43:01
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原创 基于M.2接口的SATA3协议和PCIE协议的SSD接口定义
1. M.2硬件接口介绍请看：http://www.desktx.com/news/diannaozhishi/1484.html2. M.2机械结构 M.2连接器用PIN的缺口位置来表示Key，这个概念用于标明该模组提供支持的接口/协议。目前的规范中有定义的是A、B、E、F、M五种key位，这其中又以B和M两种key位最为常见，3. M.2 Key典型应用：A Key：主要应用于...
2019-11-18 10:12:36
15606
转载 区分PMOS管和NMOS管的巧妙记忆方法
MOS管的管脚有三个：源极S（source）、栅极G（Gate）和漏极（Drain），但是实际工程应用中，经常无法区分PMOS管和NMOS管、各管脚的位置以及它们各自导通的条件。对此，我想了一个方法，可以让大家很快的甚至是很难忘的记住这些东西。源极：它就是来源，是源头，因此电流应该是从源头到别的地方，到哪呢？是漏极，肯定不是栅极，因为栅极是控制极，是发号施令的一个极，因此表演的应该...
2019-11-13 14:41:59
5698
1
转载 Altium Designer规则设置技巧,详细讲解clearance规则设置
网址：https://wenku.baidu.com/view/15666e13f18583d049645956.html
2019-10-21 22:55:01
8356
转载 TVS二极管的特性及主要参数以及选用指南
TVS瞬变抑压二极管 SM12T1GTVS（TRANSIENT VOLTAGE SUPPRESSOR）或称瞬变电压抑制二极管是在稳压管工艺基础上发展起来的一种新产品，其电路符号和普通稳压二极管相同,外形也与普通二极管无异,当TVS管两端经受瞬间的高能量冲击时，它能以极高的速度（最高达1*10-12秒）使其阻抗骤然降低，同时吸收一个大电流，将其两端间的电压箝位在一个预定的数值上，从而确保后...
2019-09-10 14:00:33
4126
基于ZYNQ平台LWIP裸核UDP实验-带完整工程-免费的不要积分
2020-12-04
ug1400-Vitis Unified Software Platform Documentation.pdf
2020-04-17
实用数字信号处理-从原理到应用
2018-05-15
SD Specifications Version 2.00 September 25, 2006完整版
2017-09-05
FPGA与RTL8211EG调试时，数据上传到电脑丢包
2020-07-10
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