本文详细介绍了在Xilinx VU9P FPGA板卡上配置DDR4-MIG核的过程，包括时钟模块配置、内存操作设置、控制操作配置、AXI配置及高级时钟设置等内容。
最近在使用 Xilinx 的 VU9P 板卡做一些基于FPGA的神经网络加速部署，其中就用到了 DDR 进行数据的存储。
板卡具体型号如下图所示 :
资源分布量如下图所示 :
注意
如果板卡型号属于 7系列 Xilinx 板卡型号，那么其 DDR 类型为 DDR3 资源。 如果板卡型号属于 Ultra 系列，那么 DDR 的类型就属于 DDR4 资源。
由于我所使用的板卡为 Ultra 系列，故使用的为 DDR4 类型。
DDR4-MIG核配置
由于本工程是用 DMA 实现 DDR 数据的交互，所以在 bd 中直接通过创建 ddr4 mig 的 ip 核的形式来进行定义。可以看见此处默认使用的是 AXI4 Interface 。
Basic
cloking – 时钟模块配置
Memory Device Interface Speed : 芯片的时钟频率 (一般选择默认) 1200MHz
Reference Input Clock Speed : 参考时钟频率 200Mhz
phy to controller clock frequency
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