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RSS订阅原创 python脚本处理------正则表达式提取关键字
re 正则表达式apiargparse 做参数配置gzip 对 .gz 格式的文件做解码操作re.sub()re.findall()gzip.open()line.decode()
2022-06-27 20:12:50
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原创 python脚本处理------解析excel 表格
pandas 做 表格解析argparse 做参数配置math 函数判断无效数字 nanre 函数做正则表达式查找
2022-06-08 15:09:13
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原创 AXI3.0 & AXI4.0 五大通道接口详细介绍
AXI3.0 & AXI4.0 五大通道接口详细介绍概述五个通道的接口描述全局信号写地址通道信号写数据通道信号写响应通道信号读地址信号读数据通道信号接口信号的具体位宽和功能描述ID 信号数据类信号（WDATA、RDATA、WSTRB、WLAST、RLAST）传输配置信号（AWLEN、ARLEN、AWSIZE、ARSIZE、AWBURST、ARBURST、AWLOCK、ARLOCK、AWCACHE、ARCACHE、AWPROT、ARPROT、AWQOS、ARQOS、AWREGION、ARREGION）
2022-05-31 19:14:06
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原创 快速入门git指令--极简介绍
Git 常用语法1 ： git clone2 : git pull3 : git branch4 : git checkout5 : git reset6 : git diff7 : git add8 : git commit9 : git push10 : git fetch11 : git init12 : git log13 : git merge14 : git rm15 : git status16 : git taggit revertgit remotegit mvgit config快速上手
2022-05-23 18:56:36
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原创 clock gate spec
clock gate specclock gate distributioncombinational clock gatingIntegrated Gated Clock Cells（ICG Cell）clock gate distributionclock gate 有两种实现技术， combinational clock gating 和 sequential clock gating，其中 combinational clock gating 是由dc工具在综合时自动添加的，而sequenti
2022-03-29 14:16:12
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原创 hdlbits刷题汇总
HDLBits刷题汇总Verilog LanguageBasicsSimple wireFour wiresInverterAND gateNorgate功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入Verilog Langua
2022-01-22 10:57:53
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原创 FPGA面试 --- 2
1 设计一个占空比为 50 % 的五分频时钟设计5分频时钟时，由于属于奇数分频，故需要添加两种计数器和时钟进行逻辑组合操作。首先设计时钟上升沿有效的计数器进行计数，计数到 5 (要进行分频的个数)置零。时钟 clk1 是上升沿有效，初始为 高，计数到 大于 5/2 (奇数计数的一半)时拉低，计数器为0时在拉高。另一个计数器设置时钟下降沿有效，同理计数到 5 置零 。时钟 clk2 为下降沿有效，逻辑同时钟 clk1 。此处 时钟 clk1 和 clk2 占空
2021-08-01 23:58:18
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原创 FPGA面试题
面试题摘自尤老师FPGA 。12TPLH：脉冲由低电平变成高电平的延迟时间TPHL: 脉冲由高电平变成低电平的延迟时间本题采用假设法，假设开始输入信号为高电平，经过两次非门是一个时钟周期 (TPHL+TPLH = 0.2 ns) ,震荡周期意思为下次到达起始位置时的电平信号与第一次到达起始位置的电平信号相同时所花的时间。所以跑完一轮是2.5个时钟周期，此时回到起始位置为低电平，与第一次开始的高电平不等，故还要经过一轮；总共经过两轮也就是五个时钟周期才满足一个震荡周期。所以震荡周期为 0.2
2021-07-30 18:21:12
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原创 ZYNQ 7 Processing system IP 核基本配置
Zynq 板卡型号为 7100 ，具体如下图 ：一 ：ZYNQ 中的 IO 规则要想配置 Zynq 的 IO 资源，就必须先了解 其 IO 的使用规则 。该部分中有的知识点摘录自 :被王大锤砸的核桃传送门GPIOGPIO （General-Purpose IO),即通用 IO 接口，是 ZYNQ 所有 IO 的统称，它包括 MIO,EMIO,AXI GPIO 和 AXI Lite 自定义的 GPIO 。它们的区别如下 :MIOM7100FA 属于 Zynq7000 系列，故有
2021-07-27 20:41:50
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原创 Vivado中DDR4的使用
最近在使用 Xilinx 的 VU9P 板卡做一些基于FPGA的神经网络加速部署，其中就用到了 DDR 进行数据的存储。板卡具体型号如下图所示 :资源分布量如下图所示 :注意如果板卡型号属于 7系列 Xilinx 板卡型号，那么其 DDR 类型为 DDR3 资源。 如果板卡型号属于 Ultra 系列，那么 DDR 的类型就属于 DDR4 资源。由于我所使用的板卡为 Ultra 系列，故使用的为 DDR4 类型。DDR4-MIG核配置...
2021-06-28 20:04:53
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原创 神经网络参数量(Para)和计算量(FLOPs)的计算方法
参数量和计算量的对比参数量即算法的空间复杂度，是衡量一个网络的空间大小指标。上升到硬件层次，，参数量对应的是计算机内存资源的消耗。计算量即算法的时间复杂度，是衡量一个算法速度的指标。上升到硬件层次，计算量对应的是计算时间。参数量计算方法标准卷积层的参数量计算假设卷积核的大小为 k*k, 输入channel为M， 输出channel为N。bias为True时：则参数数量为：Para = k×k×M×N + N（bias的数量与输出channel的数量是一样的）bias为False时：则参数数
2021-06-04 14:22:22
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空空如也
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