关于阻塞赋值和非阻塞赋值的小补充_always posedge sys clk or negedge sys rst n) begin-优快云博客

本文探讨了在Verilog中阻塞赋值与非阻塞赋值的区别，尤其是在独立赋值的情况下。通过实际代码示例展示了两种赋值方式在简单计数器模块中的表现，发现对于没有依赖关系的赋值操作，两者行为相似。

网上搜到的有关阻塞赋值和非阻塞赋值的区别，99%都是

a<=b;
c<=a;

和

a=b;
c=a;

的区别，这是连续赋值的情况。

但是，假如是单个赋值，并且各个被赋值之间没有任何关联的话，阻塞赋值和非阻塞赋值会有区别吗？如下面的代码所示，
以下截图都是用singaltap采集的，系统时钟位50MHz，采样时钟为100MHz，为PLL生成。

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
	 counter <= 24'd0;
    else if (counter < 24'd1000_0000)
        counter  <=  counter + 1'b1;
    else
        counter  <=  24'd0;
end

在这里插入图片描述
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always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
	 counter = 24'd0;
    else if (counter < 24'd1000_0000)
        counter  =  counter + 1'b1;
    else
        counter  =  24'd0;
end

在这里插入图片描述
由此观之，在这种情况下，阻塞赋值和非阻塞赋值似乎并没有区别。但是，在下在查阅相关资料的时候，似乎这样做在高频大型电路中会有一定影响。但这也是后话了，遇到了再说吧。