verilog零碎

一.verilog源码写完执行analysis&elaboration，出现错误：12007
原因：module名称与工程名称不一致

二. 点击Processing->Start->Start Test Bench Template Writer , 错误信息
Error (199001): Run Analysis and Synthesis with top-level entity name “ex0” before running EDA Netlist Writer
解决方法：执行一次编译，start complication
三.verilog仿真vt中的timescale用法
四.行为仿真的几个问题
1.计数增加1后便不再增加（脉冲信号周期太小了，脉宽至少要是时钟周期的2倍）
2.计数器输出无数据，原因：没有给计数器复位

	if(i_en) 
	begin
		if(w_rise_edge) o_pulse_cnt <= o_pulse_cnt + 1;
		else	o_pulse_cnt <= o_pulse_cnt;
	end 
	else o_pulse_cnt <= 'b0; //计数器必须要复位，否则o_pulse_cnt会显示整条红线，