【连载】 FPGA Verilog HDL 系列实例--------4位二进制加减法计数器

本文是关于FPGA设计的一篇连载,详细介绍了如何使用Verilog HDL实现4位二进制加减法计数器。计数器支持同步与异步、加法与减法计数,并具备清零、装载数据和级联输出功能。文中提供了功能表和Verilog代码实现。

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【连载】 FPGA Verilog HDL 系列实例  

Verilog HDL 之 4位二进制加减法计数器

一、原理

  计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数,还可以实现分频、定时等功能。
  计数器的种类很多。按脉冲方式可以分为同步计数器和异步计数器;按进制可以分为二进制计数器和非二进制计数器;按计数过程数字的增减,可分为加计数器、减计数器和可逆计数器。
  本实验就是设计一个4位二进制加减法计数器,该计数器可以通过一个控制信号决定计数器时加计数还是减计数,另外,该寄存器还有一个清零输入,低电平有效。还有一个load装载数据的信号输入,用于预置数据;还有一个C的输出,用于计数器的级联。其功能表如表1.1所示;

                   表1.1   4位二进制加减法计数器功能表

二、实现

在设计文件中输入Verilog代码

 1 /****************************** 分频模块  *************************************/
2
3 `timescale 1 ns / 1 ps
4 module qu_dou ( clk ,rst , a ,b );
5
6 input clk ;
7 wire clk ;
8 input rst ;
9 input a ;
10 wire a ;
11
12 output b ;
13 reg b ;
14
15 reg [31:0] cnt ;
16 reg clkout ;
17 always @ ( posedge clk or negedge rst )
18 begin
19 if ( rst == 1'b0 )
20 cnt <=
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