【连载】 FPGA Verilog HDL 系列实例--------十进制加减法计数器

最新推荐文章于 2024-06-15 15:08:27 发布

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原文链接：http://www.cnblogs.com/kongtiao/archive/2011/09/02/2151868.html

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本文是FPGA Verilog HDL系列教程的一部分，讲解如何设计一个8421码的十进制加减法计数器。该计数器支持加减计数切换，具有清零、装载数据和级联输出功能。通过控制信号和功能表详细阐述了其实现过程。

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【连载】 FPGA Verilog HDL 系列实例

Verilog HDL 之十进制加减法计数器

一、原理

　　上面的一个实验我们介绍了二进制计数器, 这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例
该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表如表1.1所示。

二、实现

在设计文件中输入Verilog代码

 1  /****************************** 分频模块  *************************************/
 2 
 3 `timescale 1 ns / 1 ps
 4 module qu_dou ( clk ,rst , a ,b  );
 5 
 6 input            clk ;
 7 wire            clk ;
 8 input            rst ;      
 9 input            a ;
10 wire            a ;
11 
12 output            b ;
13 reg            b ;
14 
15 reg        [31:0]    cnt ;
16 reg             clkout ;
17 always @ ( posedge clk or negedge rst )
18     begin 
19         if ( rst == 1'b0 )
20             cnt <= 0 ;
21         else  begin  if ( a==1'b1 ) begin
22             if ( cnt >= 32'd3000000 ) 
23             b <= 1 ;
24             else 
25             cnt <= cnt + 1'b1 ;
26             
27

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