北京革新创展科技有限公司-BICE-EDA时序电路设计实验（实验2.2 4位二进制增/减计数器）

原创 已于 2022-03-14 16:50:11 修改 · 1.4k 阅读 · 3 ·
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#fpga开发 #嵌入式硬件

于 2022-03-14 16:43:17 首次发布
这篇博客介绍了如何使用Verilog语言设计4位二进制增/减计数器，并在QuartusII软件中进行编译、下载和验证。实验目标包括理解计数器原理、熟悉QuartusII操作和北京革新创展科技有限公司的实验箱硬件环境。设计涉及模式选择信号、数码管显示和引脚分配，实验步骤包括硬件连接、程序下载和结果分析。

实验2.2 4位二进制增/减计数器
一、实验准备
该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上的F1-F6组按键，SW1-SW8组开关和数码显示。其中F1-F6已经固定连接到实验平台中的FPGA_CON1处；SW1-SW8组开关已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，无需用户设置；8个共阳极七段数码管的8个段码，共用FPGA I/O，已经固定连接到实验平台中的FPGA_CON1处,8个共阳极七段数码管的8个位选已经固定连接到实验平台中的FPGA_CON1处。
请把控制拨码开关CTRL_SW中开关SEL1， SEL2拨置于下逻辑电平为00，使DP9数码管显示1。

二、实验目的
1、了解计数器的基本原理；
2、熟悉QuartusII软件的相关操作，掌握数字电路设计的基本流程；
3、介绍QuartusII软件，掌握基本的设计思想，软件环境的参数配置，仿真，管脚分配，下载等基本操作。
4、熟悉北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱及其核心板硬件环境。

三、实验原理
计数器的应用非常广泛，利用Verilog语言进行计数非常简单，只需设置一个合理的时钟信号就能利用计数得到合适的计数间隔。
四、实验内容
1、用Verilog语言设计一个4位二进制计数器，能够控制增或者减，进行仿真和分析；
2、用QuartusII软件进行编译、下载到实验平台上进行验证。
五、设计原理框图
如图1 设计原理框图所示。其中，mode为增/减的选择信号，DS1为数码管片选信号，{a,b,c,d,e,f,g,h}为数码管输出。

六、引脚分配情况
下表为北京革新创展科技有限公司B-ICE-EDA/SOPC-IEELS Platform开发实验平台引脚分配表：
设计端口 芯片引脚 开发平台模块
clk T1
reset AB14 F1
mode M16 SW1
a U21 8xSEG LA
b R22 8xSEG LB
c T17 8xSEG LC
d R21 8xSEG LD
e P22

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<think>好的，我需要帮助用户了解如何在EDA实验中实现加减可逆计数器。用户之前的问题已经涉及了Verilog和VHDL的实现，现在需要结合EDA实验的具体步骤。首先，我需要整理用户提供的引用内容，看看有哪些可以直接参考的信息。引用[1]提到华中科技大学的数电实验，其中涉及16进制可逆计数器的设计，用户展示了电路图，并提到时序电路部分。这可能涉及到具体的模块设计，比如状态转换和时钟控制。引用[2]是北京革新创展的实验，使用Verilog设计4位二进制计数器，强调控制信号的实现和验证步骤。引用[3]来自山东大学的实验，使用同步模4可逆计数器，采用了D触发器和门电路，这可能是更底层的逻辑设计。引用[4]是VHDL的计数器示例，用户展示了代码结构和语法，如进程语句和数据类型的使用。用户现在的问题是如何在EDA实验中实现加减可逆计数器，可能需要结合代码编写、仿真测试和FPGA验证。需要分步骤说明，包括设计原理、代码实现（Verilog或VHDL）、仿真测试以及硬件验证。同时，用户之前的回答中提到过添加使能、预置数等功能，可能需要补充这些扩展功能。首先，确定功能需求：输入包括时钟、复位、方向控制，输出为计数值。然后，代码实现部分需要展示Verilog和VHDL两种语言的示例，因为引用中提到了两种语言。例如，引用[2]的Verilog代码可以作为基础，添加方向控制；引用[4]的VHDL代码可以修改为可逆计数器。接下来，仿真验证部分需要编写Testbench，生成时钟和复位信号，切换方向控制，观察计数值的变化。硬件实现部分需要管脚分配和下载测试，如引用[3]中的管脚定义和实物结果。 另外，用户可能需要注意数学表达式的格式，如使用$符号包裹变量，确保LaTeX正确。例如，计数范围是$0$到$2^N-1$，需要正确排版。 还需要考虑用户可能的问题扩展，比如如何添加同步预置数、级联计数器实现更大模数，或者优化时序性能。这些问题在之前的回答中已经部分涉及，需要自然地在相关问题中列出。 最后，确保回答结构清晰，分步骤讲解，结合代码示例和注意事项，引用对应的参考文献，如[^1]、[^2]等。</think>### EDA实验中加减可逆计数器的实现方法 在EDA实验中实现加减可逆计数器需要结合**硬件描述语言（Verilog/VHDL）**和**FPGA验证流程**，以下从设计到验证分步骤说明： --- #### 一、设计需求分析 1. **核心功能** - 输入信号： - `clk`：时钟信号（频率决定计数速度） - `rst`：同步/异步复位信号（复位时计数值归零） - `up_down`：方向控制信号（$1$为递增，$0$为递减） - 输出信号： - `count`：当前计数值（位宽为$N$，如$N=4$时范围为$0$到$15$）[^1] 2. **附加功能（可选）** - 使能控制（`en`信号） - 同步预置数（`load`信号和`data`输入） - 自定义计数范围（如模$10$计数器） --- #### 二、Verilog实现示例（4位可逆计数器） ```verilog module up_down_counter ( input clk, input rst, // 同步复位，高有效 input up_down, output reg [3:0] count ); always @(posedge clk) begin if (rst) begin count <= 4'b0000; // 复位清零 end else begin if (up_down) begin count <= count + 1; // 递增 end else begin count <= count - 1; // 递减 end end end endmodule ``` **关键说明**： - 同步复位设计可避免异步复位导致的时序问题[^2] - 添加使能信号`en`时，只需在`else`分支中增加`if (en)`判断 --- #### 三、VHDL实现示例（模10可逆计数器） ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity mod10_counter is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; up_down : in STD_LOGIC; count : out STD_LOGIC_VECTOR(3 downto 0) ); end mod10_counter; architecture Behavioral of mod10_counter is signal tmp_count : STD_LOGIC_VECTOR(3 downto 0) := "0000"; begin process(clk) begin if rising_edge(clk) then if rst = '1' then tmp_count <= "0000"; -- 复位清零 else if up_down = '1' then -- 递增到9时归零 if tmp_count = "1001" then tmp_count <= "0000"; else tmp_count <= tmp_count + 1; end if; else -- 递减到0时跳转至9 if tmp_count = "0000" then tmp_count <= "1001"; else tmp_count <= tmp_count - 1; end if; end if; end if; end if; end process; count <= tmp_count; end Behavioral; ``` **关键说明**： - 模$10$计数器需手动处理边界值（如$9 \rightarrow 0$，$0 \rightarrow 9$）[^4] - 使用`STD_LOGIC_UNSIGNED`库支持矢量加减运算 --- #### 四、仿真验证方法 1. **Testbench设计（Verilog示例）** ```verilog module tb_counter(); reg clk, rst, up_down; wire [3:0] count; up_down_counter uut (clk, rst, up_down, count); initial begin clk = 0; forever #5 clk = ~clk; // 10ns时钟周期 end initial begin rst = 1; up_down = 1; #20 rst = 0; // 复位后开始计数 #100 up_down = 0; // 切换为递减模式 #100 $finish; end endmodule ``` **仿真波形分析**： - 复位阶段：`count`保持$0$ - 递增阶段：$0 \rightarrow 1 \rightarrow 2 \rightarrow \dots \rightarrow 15$ - 递减阶段：$15 \rightarrow 14 \rightarrow \dots \rightarrow 0$[^2] --- #### 五、FPGA验证步骤 1. **管脚分配** - 时钟信号`clk`绑定至FPGA全局时钟引脚（如50MHz晶振） - `count[3:0]`连接至LED或数码管显示模块[^3] - 方向控制`up_down`绑定至拨码开关 2. **功能测试** - 递增模式：LED按二进制递增（如$0000 \rightarrow 0001 \rightarrow 0010$） - 递减模式：LED按二进制递减（如$1111 \rightarrow 1110 \rightarrow 1101$） --- #### 六、扩展功能实现 1. **同步预置数** - 添加`load`信号和`data[3:0]`输入： ```verilog if (load) count <= data; // 在时钟上升沿加载预置值 ``` 2. **级联模$60$计数器** - 使用两个模$10$和模$6$计数器级联： - 个位计数器（模$10$）向十位计数器传递进位信号 - 十位计数器（模$6$）在$59 \rightarrow 00$时复位[^3] --- ###
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