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RSS订阅原创 001-Verilog学习_阻塞与非阻塞赋值本质
001-阻塞与非阻塞本次为理论性知识的总结，其主要分为以下部分：阻塞的定义与理解非阻塞的定义与理解举例子理解阻塞与非阻塞的用法下面具体来说说1. 阻塞的定义与理解 阻塞赋值的语法：寄存器变量 = 表达式 阻塞赋值，从字面理解可知其重点在“阻塞”二字。下面分两种情况讨论（以组合逻辑always块为例）：一条阻塞赋值语句硬件代码：reg Temp;reg D_ou...
2020-04-19 10:57:35
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原创 08-Verilog学习-S_I2C总线协议
IIC协议首先是比较好的博客与资料：https://www.cnblogs.com/xiaomeige/p/6509414.htmlhttps://www.cnblogs.com/microxiami/p/8527464.htmlI2C总线协议(中文版).pdf夏宇闻《Verilog数字系统设计教程》——第16章本次实践是I2C总线协议的硬件实现，其中本次实践只能用于<I2C...
2020-03-27 16:28:12
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原创 07-Verilog学习-S_异步FIFO
异步FIFO首先是比较好的博客资料：https://blog.youkuaiyun.com/MaoChuangAn/article/details/88783320https://www.cnblogs.com/mikewolf2002/p/10945488.htmlhttps://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.htmlhttp...
2020-03-27 16:11:36
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原创 06-Verilog学习-S_同步FIFO
同步FIFO本次实践是基于RAM的同步FIFO设计，主要内容分为以下4个部分：构建RAM模块构建FIFO写模块构建FIFO读模块构建FIFO判空/满模块下面具体说说各模块设计的要点。1.构建RAM模块这个模块较简单，使用memory型开辟一个存储单元即可，具体如下：/*构建RAM：reg [width-1:0] name [depth-1:0]*/reg [FIFO_Wid...
2020-03-14 21:03:14
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原创 05-Verilog学习-S_ 串/并数据相互转化
串/并数据相互转化此次实践是并行数据与串行数据的相互转化，其核心要义是：利用状态机，循环地对每位数据做处理数据的操作有：位操作、移位操作下面具体来说说。一、并行数据转换成串行数据依据前面所述，状态机选择<三段式状态机>；数据操作选择<位操作>。1. 状态机内容三段式状态机犹如八股文，照着框架写即可，新思科技也推荐用它，它的好处以后再探讨。*i. 第一段...
2020-03-08 11:20:19
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原创 04-Verilog学习-S_奇/偶数分频器（50%占空比）
奇/偶数分频器（50%占空比）分频器本质是：计数器+信号翻转。分频器的理解：以10分频为例，意思为10个clk为一个周期，在此周期的中点（第5个clk）信号翻转；以5分频为例，意思为5个clk位一个周期，在此周期的中点（第2.5个clk）信号翻转。一、偶数分频偶数分频很简单，按前面所述可以得到：计数到第5个clk将信号翻转，同时清零计数值。二、奇数分频奇数分频简单，按前面所述可以得到：...
2020-03-07 17:25:12
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原创 03-Verilog学习-C_always模块构成简易ALU运算器
always模块构成简易ALU运算器此模块属于组合逻辑电路，其输入、输出信号如下：input opcode, //操作码input a, //操作数input b,output out //数值输出并且利用case语句，结合parameter定义，构建简易ALU运算器如下：module C_Alu( input [1:0] opcode, //操作码 ...
2020-02-24 22:17:13
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原创 02-Verilog学习-S_计数器
四位计数器计数器的本质是：在知道CLK的周期下，计算上升沿/下降沿的个数，进而得到数值。如下：采用上升沿计数、下降沿复位，来计数module S_Counter4( input clk, //时钟、复位 input rst_n, output reg [3:0] out //计数值输出 );always@(posedge clk or negedge rst_n)beg...
2020-02-24 22:14:42
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原创 01-Verilog学习-C_4位全加器
4位二进制加法器的实现在实现1位全加器的基础上，将加数的位数进行扩展即可得到4位全加器，甚至多位的加法器。实现的方法仍可以用例化1位全加器的方法。硬件框图如下：结合前述文章的全加器的代码，可得4位全加器的Verilog代码：module C_4Full_Adder( input [3:0] A, //4位数据输入 input [3:0] B, output [3:0] Sum, /...
2020-02-20 12:02:58
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原创 00-Verilog学习-C_全加器
01-1位全加器理解： 1位全加器可理解成3个1位半加器组成，组成如下：全加器有如下输入/输出：input A；//加数Ainput B; //加数Binput CI；//前一位的进位output Sum；//和output CO； //进位故可以分解如下3个半加器：加数A+加数B = 和S1，进位CO1和S1+前一位的进位CI = 和S2，进位CO2（其中和S2 = 和...
2020-02-20 11:00:06
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原创 STM32之USART学习
一、 串口的基本知识串口的基本知识，可以参考如下文章：a.串口基础知识文章1b.串口基础知识文章2二、STM32配置USART下面是配置USART过程的思维导图，如下：下面是各个过程的具体实现过程，并带有注释。（1）USART对应GPIO配置具体代码如下：GPIO_InitTypeDef GPIO_InitStructure;//定义GPIO结构体/*开启时钟*/RCC...
2020-01-12 21:12:05
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原创 Cortex M3上基于AHB-Lite总线挂载GPIO核
基于AHB-Lite总线挂载GPIO核 （Altera DE1 SOC）这篇文章希望给正在阅读的你，提供一下思路，毕竟我这有些东西还写得不全。本设计已经在Altera DE1 SOC 板子上实现，同时这也是个比较简单的AHB-Lite系统，未免会有不好之处，如果正在阅读的你有什么好的见解的话，欢迎留言~1随着VLSI工艺技术,EDA技术的迅速发展,集成电路已进入片上系统(Sy stem On...
2019-05-18 15:56:17
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串口协议移植.pdf
2020-01-09
stm32代码模板.rar
2020-01-09
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