Orcad Capture进行DRC检查出现 Net has two or more aliases

最新推荐文章于 2025-02-07 15:15:35 发布
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分类专栏： Orcad Capture 文章标签： 其他
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本文链接：https://blog.youkuaiyun.com/wang_ze_ping/article/details/113806890
本文介绍了在进行DRC检查时遇到的网络名称与标号不符警告问题，解释了原因，并提供了通过修改接地符号名（如GND）来消除此类警告的方法，确保原理图绘制的准确性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

在进行DRC检查时，出现很多如下警告：
图一
双击警告回到原理图，
图二
出现上述警告的原因时网络名称与标号不相同（aliase本身的意思时别名），但是这并不影响原理图的绘制，解决办法，可以将接地的符号命名为GND等操作

Cadence OrCAD 检查重复的位号
tianpu2320959696的博客
12-06 4550
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Cadence OrCAD Capture 设计DRC检查与出图
fydar的博客
05-20 2351
原理图设计完成后硬件工程师还必须保证原理图正确无误，并将设计信息传导到layout工程师PCBA加工厂，以及测试调试工程师处。本文介绍原理图设计后，需要完成的工作。建议学习本文同时，配合实操练习进行，建议学习时间20分钟。
cadence - ORCAD - WARNING(ORCAP-1589): Net has two or more aliases that might lead to a short
谢绝(无视)留言与私信
09-22 4334
同学给了一个cadence 15.x的工程, 原理图打开有DRC警告, PCB工程SPB17.4打不开.先尝试将原理图的警告消掉.原理图上的封装警告不管了, PCB打不开, 也无法重新从PCB做封装库.自己尝试了一下, 没效果.去查资料, 找到一篇, 有用.根据这篇资料上说的, 将告警的管脚连接的元件的管脚属性都改为Passive, 关掉元件时, 选择更新所有. 再DRC, 这个警告(ORCAP-1589)就没了.
cadence SPB17.4 - WARNING(ORCAP-1589): Net has two or more aliases that might lead to a short
谢绝(无视)留言与私信
07-26 1508
有2个插座，相同的线序，方便手拉手接线。但是DRC检查有警告我就是要这么用，咋能不警告呢？开始我只是在每个插座加的网络标号，后来连在一起(让网络标号数量少一点)，也不行。看告警提示，不要勾选“Report all net names”试试， 好使。
WARNING(ORCAP-1589): Net has two or more aliase...
weixin_33883178的博客
09-02 8353
2019独角兽企业重金招聘Python工程师标准>>> ...
WARNING(ORCAP-1589): Net has two or more aliases - possible short?
qq_37624854的博客
02-07 1111
把POWER属性改为passive。管脚名称不可以相同，可以从1开始排列，比如GND1,GND2...这是orcad软件设定问题，推荐这种解决方法。Edit part，选择引脚，修改网络名6个VIN为VIN1~6并更改属性为Passive，如下图，drc检查通过。（1）只要将管脚名和网络名搞成一致就可以了。改其中一个就会引起其他问题，但是管脚名称可以相同，看起来整洁。POWER的管脚名称同时为NET名称（ORCAD自己的设计规则）一个网络有两个网络名称。
ORCAD报错ORCAP-1589
kawaqiqi的博客
08-06 1万+
DRC错误解决办法 一.WARNING(ORCAP-1589): Net has two or more aliases - possible short? 错误原因：一个网络有两个网络标号，可能造成短路！ 问题本质：原理图管脚型号的设定问题。POWER的管脚名称同时为NET名称 器件的电源引脚标号和电路中电源的网络标号不一样, 存在两个名称。 解决办法： （1）只要将管脚名和网络名搞成一致就可以了。改其中一个就会引起其他问题，但是管教名称可以相同，看起来整洁。 （2）把POWER属性改为p
Cadence OrCAD Capture CIS使用Excel协助DRC检查网络名称低级错误的技巧图文教程
fydar的博客
01-13 1307
在进行原理图设计时，在给网络命名时偶尔会出现低级错误，比如多个空格或错别字母等，这些错误即使进行DRC检查也很难被发现。本文简单介绍使用Excel协助DRC检查网络名称低级错误的技巧。
OrCAD Capture 小工具：替换net、offpage、port
03-27
OrCAD Capture 小工具，可提升设计效率
OrCAD Capture 小工具：Wires操作小助手
05-15
OrCAD Capture 小工具：Wires操作小助手
Cadence Orcad Cpature DRC规则检查的使用方法
fydar的博客
02-19 5412
DRC是（Design rools check设计规则检查），在完成原理图的设计后，为了避免图纸出现一些肉眼不容易识别的错误，或者由于笔误造成的网表名称填写错误，在原理图初步设计完成后，一般需要进行DRC规则检查。本文简单介绍基于Capture软件，进行DRC规则检查的方法。
Cadence SPB17.4 - DRC - error and warning
tianpu2320959696的博客
11-18 5052
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cadence SPB17.4 - DRC - error and warning
谢绝(无视)留言与私信
03-29 1万+
前言 画好一张层次原理图，DRC检查时，发现巨多错误和警告。 只是先画层次原理图，封装准备后续弄。所以除了封装报错，不应该有其他报错的。 ERROR(ORCAP-36002): Property "PCB Footprint" missing 尝试用排除法来修正除了封装报错之外的其他错误和警告 笔记 实验环境 SPB17.4 + DRC规则都打开(能勾选的手工DRC选项都打开了) 这个规则设置过一次就行，以后点击DRC菜单后，弹出DRC界面后，直接点击Run，检查的参数和上次都是一样的。
Android Studio4.0 运行项目后不自启
魏鹏同学
09-09 648
检查Lanunch是否为：Default Activity
two or more data types in declaration of
sinat_41619762的博客
08-20 1051
代码 ... struct Div { int operator ()(int i, int j) const { return i / j; } } auto binops = std::map<std::string, std::function<int(int, int)>> ... 错误 error: two or more data types in declaration of ‘binops’ auto binops = std::map<std::strin
【Cadence 17.4电路设计与仿真笔记】02-元件库维护及原理图设计
鉴云的博客
09-03 4496
快捷键 W 开启/关闭电气特性连线
OrCAD原理图检查
啸风
04-20 7050
在DSN文件上点右键，选择“Part Manager”，在元器件管理窗口选中需要替换的元器件（可按Ctrl或Shift多选），点右键选择“Link Database Part”，在CIS库管理界面查找将要选用的元器件，如下图，然后在待选器件上点右键选择“Link Database Part”。准备将要比较的两个PCB设计文件，打开a.brd设计文件，点击tool->Design Compare…**技巧：**此处，可进行表格复制、粘贴等操作，即可以在Excel中进行增量填充，并直接粘贴进来。
cadence SPB17.4 capture and cis 全部错误消息列表
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谢绝(无视)留言与私信
03-31 2万+
前言 在整理层次原理图，中间遇到好多编译警告和错误。 刚将封装之外的错误和警告都消掉了。 再想，官方对于错误消息有没有一个汇总和解释呢？ 在本地帮助文件中找到了, capture的所有错误消息说明文件如下： file:///D:/Cadence/SPB_17.4/doc/orcadmsgref/ORCAP_Messages.html OrCAD Capture Messages Reference Guide Product Version 17.4-2019, October 2019 4 ORCAP M
Cadence OrCAD使用小技巧
qq_37624854的博客
03-22 4569
Cadence是公司名，Allegro（俗称阿狸狗）是该公司旗下的EDA工具品牌，OrCAD是该公司收购公司的EDA工具品牌。OrCAD这个产品线是Cadence收购来的，Allegro才是嫡系。注意：dsn不能放在中文路径下。含有元件库管理之功能。
orcad17.4怎么进行DRC检查
最新发布
03-18
### 如何在OrCAD 17.4中执行DRC（设计规则检查） #### 设计规则检查概述 设计规则检查（Design Rule Check, DRC）是一种用于验证电路设计是否符合特定标准的过程。通过运行DRC，可以检测到诸如元件属性错误、连接不一致等问题。 #### 启动DRC工具 在OrCAD Capture环境中启动DRC可以通过菜单栏完成操作。具体方法如下：选择`Tools`菜单下的`Run Design Rule Check...`选项[^2]。这一步骤会打开DRC配置窗口，在此窗口中可以选择并定义所需的检查规则。 #### 配置DRC规则 进入DRC设置界面后，可以看到多个分类的规则选项卡，例如General、Netlist、ERC等。这些选项涵盖了电气规则、网络表一致性等多个方面。对于上述提到的非法字符问题，可以在Schematic Options中的Footprint Validation部分进行调整[^1]。确保在此处设定不允许使用的特殊字符，比如“Forward Slash (/)”被标记为非法字符。 #### 运行DRC并查看报告 当所有必要的规则都已正确配置完毕之后，点击OK按钮来开始执行实际的设计规则检查过程。一旦检查结束，系统将以对话框形式展示发现的所有违规项列表。如果存在像ERROR(ORCAP-36071)这样的错误，则需按照提示修正相应组件实例的数据——如将R5的PCB Footprint名称里的斜杠替换成为下划线或者连字符。 ```python # 示例Python脚本模拟自动更正功能 def fix_illegal_characters(component_name): illegal_chars = ['/', '\\', ':'] for char in illegal_chars: if char in component_name: component_name = component_name.replace(char, '_') return component_name component_instance_R5 = "SCHEMATIC1/ele_model_calculate" corrected_component_instance_R5 = fix_illegal_characters(component_instance_R5) print(corrected_component_instance_R5) ``` 以上代码片段展示了如何编程处理含有非法字符的字符串，虽然这是用Python实现的例子而非直接针对OrCAD的操作指南，但它可以帮助理解自动化批量修改的概念。
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