YOYO--小天-优快云博客

原创 Orcad 修复Pin Name重复问题

Duplicate Pin Name “VDD” found on Package1、Orcad创建网表时报错，错误，描述为Pin Name重复（在Orcad中是不允许非Power的pin type的Pin Name相同的）#26 ERROR(ORCAP-36041): Duplicate Pin Name “VDD” found on Package1、选中所有引脚复制2、粘贴到Excel，查找到Pin Name的重复值选择: 数据->高亮重复项，选中Pin Name这一列，重名的对象将被高亮4、选中新的

2025-12-29 11:53:40 17

原创 Allegro 输出两个brd文件网表差异报告（调管脚swap pin报告）

点击⑤Start按钮，程序将生成design_compare.html报告文件，存放在当前brd同级目录，这个文件可以直接发给原理图设计方并告知网表差异如何查看（本文后面的内容）• 展开Connection Details - Pin based为基于Pin点的差异报告，此报告包含有差异的Pin点在比较的两个版本中对应的网络分配。功能默认使用当前操作的brd作为③First文档，从④Second文档处选择需要比对的brd文档，本案例使用oldnetlist.brd。通过点击Netlist展开网表差异。

2025-12-29 11:50:43 21

原创 Intel CPU 开机时序解析

•(PCIe 时钟输出) 变得稳定。•(SPI 信号，通常指 BIOS Flash) 开始有活动，表示 BIOS/UEFI 代码开始执行。•THERMTRIP#(过热保护) 信号应保持高电平（非激活）。

2025-10-30 17:28:43 296

转载 RS-232、RS-422与RS-485全面对比：原理、差异与选型指南

在电平标准方面，RS-232使用较高的电压电平(-15V至+15V)，而RS-422和RS-485使用较低的差分电压(+2V～+6V表示逻辑"1"，-6V～-2V表示逻辑"0")。在传输速率方面，RS-232的最高传输速率为20Kbps(异步传输时)，而RS-422最高可达10Mbps，RS-485一般在2.5Mbps以内。本文将深入解析RS-232、RS-422和RS-485这三种广泛应用的串行通信标准，从电气特性到应用场景，帮助工程师在实际项目中做出明智选择。，可以同时进行数据的发送和接收。

2025-10-27 19:36:02 510

转载在用pads的【对比/ECO】时，一定要重新导入步骤5中生成的差异eco文件。asc对比失败解决方法

二、注意：原理图直接对比PCB 方法，我们发现一个问题，就是当你的库中的二极管与三管的PIN 采用字母命名方式时，PCB 这边不能正确识别，导致PCB 与这两种封装相关的网络全掉，到目前我还没有找到解决方法，你们在PCB 设计时一定要注意，检查你们的档案中的二极管与三极管的PIN是不是采用字母命名式，如果是请慎用直接用原理图与PCB 对比，建议最好采用PCB TO PCB，这样虽然多了一个步骤，但不会出错。8、导入后保存，关闭，重新打开pcb文件，再与新orcad网络表进行一次eco对比。

2025-10-20 17:13:06 270

原创 PADS 原件位号不显示

2.最上面下拉菜单选择 Ref.Des，下方 Size 栏可以改变字体大小，Line 可以改变粗细，点击 OK，就有编号了；1.选中元件，右键 Add New Labels 添加新标签，弹出一个对话框；A，选中元件, 右键 -> 添加新标签；PADS 中元器件编号消失或者不小心删掉如何重新显示出来；6，然后一直确定，就OK了。

2025-10-11 13:41:23 522

原创 PADS 丝印层不显示元件参考编号

问题二：导gerber文件时，丝印层不显示元件参考编号，如下。问题一：给网络名设置了颜色，封装焊盘仍然不显示网络名。解决方法：如下设置。解决方法：如下图设置即可显示。

2025-10-11 11:54:42 361

转载 PADS 封装丝印底层不出GERBER问题和元器件库替换

介绍了解决在GERBER文件输出时，封装在丝印底层的2D线和文本不显示的问题。通过调整CAM设置，将特定元素层更改为SilkscreenTop，并使用ECO模式更新元器件，确保所有设计元素正确显示。像贴片电阻电容这些不需要底面丝印的，修改其封装，将2D线和文本的。封装在丝印底层有2D线和文本，但在出GERBER时不显示。CAM设置时在Silkscreen Bottom层设置里，层修改为Silkscreen Top。这样，封装里2D线和文本在。ECO模式，更改元器件。的，或在CAM设置里。

2025-10-11 11:21:27 131

转载 PADS 覆铜,修铜和板框

原文链接：https://blog.youkuaiyun.com/qq_16421075/article/details/134376910。选中覆铜边框然后属性父项设成2d线修剪覆铜，也可以直接修改，完成后会。2.在线DRC-防止错误：防止批量地孔后出现错误。

2025-10-11 10:13:14 361

转载 PADS覆铜技巧

改成网格覆铜：选中板框-------右键------------特性----------线宽0.254；使用【绘图工具栏】–【平面区域】–【鼠标右键】–【多边形】PADS【快捷键】【 Ctrl+鼠标滚轮失灵】[Ctrl+鼠标滚轮造成PADS死机]第三层：VCC 3 层为【分割混合】，【分配网络】–3.3V、5V、GND；PADS【快捷键】【 Ctrl+鼠标滚轮失灵】[Ctrl+鼠标滚轮造成PADS死机]第二层：GND 2 层为【分割混合】，【分配网络】–GND；

2025-10-11 09:06:09 550

转载 PADS使用技巧

插装的器件才有的层，只是在出负片的时候才有用（一般只有当电源层定义为CAM Plane的时候geber文件才会出负片(split/Mixe也是出的正片)，如果不加这一层，在出负片的时候这一层的管脚容易短路）。7. 如何在覆铜与画铜箔时避免自交多边形：最重要的就是设置好画线的线宽，设置好线宽后，只要画线时，画出来的线与线之间的距离大于设置的线宽的2倍，就可以避免自交多边形。7.设置了一个新的过孔后，如何为特定的网络设置特定的过孔：设置——设计规则——网络——5V网络——布线（旁边可以设置安全间距规则）

2025-10-10 16:35:33 288

转载 PADS中如何解除元件的锁定/保护(Lock/protect)状态?

在PCB设计过程中，我们想要保护已连接网络不被正在拉线的推挤，或是对器件、过孔进行保护时，可以通过设置对已走线进行保护避免推挤现象发生。以保护网络为例，在PADS router界面，右击“选择网络”后选择想要保护的网络（即勾亮走线），右击选择“保护”后，点击“保护”后的网络会呈现透明状态，提示出“无法对受保护的对象应用此命令”的标识，即为设置成功。可以通过“选项”窗口中的“常规”界面，勾选√“区分受保护的导线和过孔”，点击“应用”并“确定”即可。通过右击选择网络并选择“保护”，被保护的网络会变为透明状态。

2025-10-09 19:27:06 193

转载 PADS 多层板减少层数

以“发现导线，名称 = U1.12-R20.2，位置:X=1152.5，Y=1068.2”为例，选择“元器件”后展开，找到“U1.12-R20.2”（有更方便的方式不吝赐教），分别选中三个过孔后点“TAB”键，在其中两个过孔发现隐藏在其中的线头，见图4.1，点击“delete”删除，其他线头也按照以上操作。如果一个个查看并调整，用时过久：设置——>显示颜色——>取消勾选焊盘 ,修改后如下图所示，右键——>选择管脚/过孔/标记，ctrl +A选中所有过孔，右键——>修改过孔名称，全部修改为。

2025-10-09 19:16:08 213

原创 Allegro 中复制一部分PCB到另一个PCB中去

引言：自从学了allegro后，我每天快乐地再拉线，一开心肯定出事情。不料今天一高兴，把本来在5层的铜皮直接在4层画起来了。不过，幸好我知道换层，才省了又要画铜皮的时间。好了，开干，如果要将其他层的铜皮换到想要换到的层上，就需要这个命令。

2025-10-09 10:55:45 434

原创 PADS 将一个PCB拷贝到另一个PCB文件中

本文介绍如何在ECO模式下使用Ctrl+C复制PCB文件，并在PADS中进行对比修正，确保网络名一致，同时手动调整可能移位的元件位置。原文链接：https://blog.youkuaiyun.com/zhoushangshi/article/details/80364713。拷贝完后，网络名字都变了，在进行一次和原来的PCB对比，对比完后把对比产生的文件导入进去，网络名就和之前的一样了，2.打开另外一个 PADS PCB 文件，同样打开 ECO 模式，Ctrl+V 就会出现复制过的 PCB 文件；

2025-10-09 09:10:32 422

转载 MOS管引脚判断以及如何用万用表测量 MOS 管好坏

此时栅极是开路的，管的反向电阻值是很不稳定的。如果读数为正值，表示测试笔接触的是源极，如果读数为负值，表示测试笔接触的是漏极，如果读数为接近于零的值，表示测试笔接触的是栅极。先将管的G极开路，测得漏源电阻RDS为600Ω，用手捏住G极后，表针向左摆动，指示的电阻RDS为12kΩ，表针摆动的幅度较大，说明该管是好的，并有较大的放大能力。● 若读数仍为较大值，黑表笔不动，改用红表笔接触G，碰一下之后立即回到原脚，此时若读数为0Ω，则黑表笔接的是S极、红表笔为D极，用红表笔接触G极有效，该MOS管为P沟道。

2025-09-29 17:24:53 1102

转载 Excel快速核对两张表格

同理在N3输入公式“=VLOOKUP(D3,$A$3:$B$11,2,FALSE)”，表示在区域$A$3:$B$11的第一列精准查找D3，如果查找到就返回其所在行对应的$A$3:$B$11第二列的值。注：利用条件格式核对表格，数据和顺序完全一致才认为是相同的数据，如下图中调换了姓名7-姓名9的顺序，虽然数据与表1是相同，但是顺序不一致，用条件格式把它们核对成了不同的数据。综上，利用Excel的高级筛选、条件格式、VLOOKUP函数，均可实现两个表格的核对，可根据自己的需要选择合适的方式。

2025-09-27 16:46:51 13277

原创 Excel两个表格数据对比_如何快速找出两个Excel表格不同的地方？

选中其中一个表格内容，然后【条件格式】-【新建规则】-【只包含以下内容的单元格设置格式】，下面选项设为【不等于】，区域是【=Sheet2!如果数据太大，还可以通过条件格式来把“不同”标上颜色，更能清楚的看到。如何快速找出两个word文档不同的地方，这篇文章来说说如何快速找出两个Excel表格不同的地方，这里说的。这个软件可以对比同一个excel文件里的不同sheet，也可以对比不同excel文件里的不同sheet。将两张表格的内容复制到同一个工作簿中（可以是同一个sheet，也可以是不同的sheet）。

2025-09-27 16:40:30 2975

原创为什么DDR4/DDR5内存要用Fly-by布线？

DDR4-3200的时钟周期只有0.625ns，如果两条分支线路长度相差1cm，信号到达时间就会差0.05ns，占整个时钟周期的8%。这导致数据采样错位。当频率超过2000MHz，这些反射波会与原始信号叠加，造成严重的signal integrity问题，具体表现为波形畸变、眼图闭合等。版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。布线复杂：设计师必须确保每条分支长度完全相同，这在多层PCB设计中非常困难，特别是对于8颗粒以上的高密度内存条。

2025-09-27 16:25:27 193

原创 3种主流的内存布线方案

这种布线的好处是数据可以直接通往各自通道的内存，使内存能获得最优的电气性能和最少的信号干扰。具体到双条内存的插法上，采用T-Type布线方案的主板，如果只插1、3插槽，信号会向左进行一次折返，这种折返是会产生干扰和损耗，2、4插槽虽然同样有T-Type布线方案的残线影响，但少了折返损耗，电气性能依然更好。可以看到在同一运行频率下，1、3插槽的表现是最差的，平均延迟达到90ns，4条内存插满时的延迟为89ns，2、4插槽的表现最好，只有88.7ns，可见不同内存插法的实际延迟表现与理论表现吻合。

2025-09-27 10:20:55 306

转载 Segger RTT深度使用说明-移植-Jlink rtt viewer显示-输出到Secure CRT

然后就是RTT Control Block，如果你的芯片是主流的在上面可以选择到，就选Auto Detection，否则需要选择Address，然后从你工程的Map文件中找到如下地址。在一些对时间敏感的场景，串口无法胜任，可考虑使用RTT。RTT支持两个方向的多个通道，上到主机，下到目标，它可以用于不同的目的，为用户提供尽可能多的自由。使用J-Link RTT Viewer，可用于“虚拟”终端，允许打印到多个窗口（例如，一个用于标准输出，一个对于错误输出，一个用于调试输出）。点击OK，连接成功。

2025-09-26 22:55:32 222

原创 TM32单片机使用SEGGER J-Flash 烧录的方法

烧录速度由硬件决定，正版的J-Link会比盗版的快一些，J-Link V9会比J-Link V8快一些，同时短的USB线支持更高的烧录速度。, 会自动执行擦除、烧录、校验flash的操作，并让程序跑起来。其中这一步的默认选项（下图）会安装J-Link的驱动。只进行以上三步配置，其它的配置保持默认，然后点击确认。连接单片机，会在下方LOG中输出连接是否成功的信息。成功保存后，默认会存在上次保存的工程，直接点击。第一次运行软件，需要新建工程并配置，如下图。如下图，使用SWD的下载方式。打开/选择烧录文件。

2025-09-26 22:49:44 992

转载如何用SEGGER工具烧写程序，烧写地址详解

此时会提示输入烧写地址，这里的烧写地址一般是芯片FLASH的起始地址（因为我们所写的程序都是下载到FLASH中的），且必须在FLASH的内存范围内（编译后程序的大小必须小于FLASH的大小），比如STM32F429的烧写地址是0x08000000。原文链接：https://blog.youkuaiyun.com/qq_43471489/article/details/122463815。原文链接：https://blog.youkuaiyun.com/zhengnianli/article/details/100061357。

2025-09-26 22:47:46 397

转载 Link烧录器下载方法

原理图端：按照上面的两张图对应的接线即可。

2025-09-26 22:35:42 95

转载 STM32 ST-JLink SWD下载固件

FlyMcu 是一款好用的 STM32 烧录程序软件，对于专业的单片机开发者来说应该非常适用，软件可以广泛地应用于电路编程和应用编程领域，支持进行编程、校验、读器件信息。这个时候，只有你按一下板子上的 reset 按键（板子上唯一的一个按键），它就开始往下走了。，也就是 CH340 转 TLL 工具的 TX 要接板子的 RX ，CH340 转 TLL 工具的 RX 要接板子的 TX ，千万不要接错，否则就不能烧进去！当然，用我提供的也行，反正也是他们官网下载的。1. 就是刚刚前面的配置，一定要配置好；

2025-09-26 22:26:02 117

转载 c语言 #include ＜stdarg.h＞

虽然 <stdarg.h> 提供了处理可变参数的能力，但对于复杂或类型安全要求高的情况，考虑使用其他方法，如使用 C++ 的变长模板参数（variadic templates）或标准库中的变长参数函数。/* 定义 va_start 宏，用于初始化 va_list 指针 AP，指向参数列表中的最后一个固定参数 LASTARG。4.va_end(va_list ap)：结束对可变参数列表的处理，执行清理操作。// LASTARG：函数中最后一个固定参数（即 ... 前的参数，如 printf 中的 fmt），

2025-09-25 23:05:18 179

原创 PADS Layout如何单独添加一个元器件封装

第七步：单击【添加】选项，然后移动鼠标在合适的位置放置元器件封装即可完成元器件封装的添加，如图所示。第六步：输入需要添加的元器件的封装名称，然后单击【应用】即可，如图所示。

2025-09-19 12:01:42 428

原创 RS232、RS485与RS422的不同与应用解析

01通信端口概述是常见的串口，虽在信号传递中使用，但各有不同。RS232由于其，而，因此在连接设备数量上，RS232仅能连接一个设备，而RS485则能同时连接多个设备，显示出其优越的多点通讯能力。此外，RS232采用标准接口设计，为D形9针头，其信号定义在所有连接的设备中都是一致的。而RS-422与RS-485同样是串行数据接口标准，但它们在某些特性上有所不同。02RS232与其他接口比较。

2025-09-18 16:00:34 697

原创 Cadence 批量一次性修改title 页码标题

本文介绍如何在Cadence软件中对DSN文件进行标题栏的批量编辑操作，包括选择编辑对象、使用快捷键打开属性面板以及如何修改标题、页码等关键信息。

2025-09-05 16:43:17 568

转载 OrCAD原理图中多个多part器件自动编号的方法

整个原理图中使用了不止一个同种多part器件，我的报错是因为使用了2个LTM4628分别是U6A、U6B和U7A、U7B(如下图)，软件在自动编号的过程中不知道U7A是和U7B一组还是和U6B一组，导致报错。个人的懒惰方法（不推荐）：我当时原理图中就使用了2个器件，并且他们实际上都有对应的标号U6和U7，因为在Annotate时，Physical Packaging中没有一个属性能让他们区分出来，我就随便找了一个属性。作为标记，区分这两个器件，也是可以的，但是这种方法不通用。

2025-09-05 14:14:43 298

转载 Cadence Allegro16.6绘图软件使用一

每个硬件工程师在原理图设计完毕后都要与BOM表打交道，最好的情况是Footprint和Value分开，比如所有100nF的0402电阻放在一起，所有100nF的0603电阻放在一起，所有10nF的0402电阻放在一起等等，但是当导出BOM或者元器件清单的时候总是事与愿违。在原理图中，电阻或者电容的值不要写在Value属性上，而是写在Component属性上，Altium的分组是按Component和Footprint来分组的。点1处是横排和竖排转换；点3处是C10的封装。

2025-08-22 00:45:00 420

转载高速PCB布局/布线的原则

定义单独的模拟和数字接地部分，可以在原理图中，轻松确定哪些组件和引脚应连接到数字地部分，哪些组件和引脚应连接到模拟接地部分。如要达到 98% 的电场不互相干扰，可使用 10W 规则，一般在设计过程中因走线过密无法所有的信号线都满足 3W 的话，可只将敏感信号采用 3W 处理，比如时钟信号，复位信号。20H 原则的主要目的是为了抑制电源辐射，我们都知道电场具有边缘效应，就像在电容边缘的电场是不均匀的，所以为了避免电源的边缘效应，电源层要相对地层内缩 20H，不过。在下图中，左侧的设计被认为是不好的设计。

2025-08-21 00:30:00 490

转载 PCB Layout各层含义与分层原则

Top Paste 和 Bottom Paste 是顶层、底层焊盘层，它就是指我们可以看到的露在外面的铜箔，比如我们在顶层布线层画了一根导线，这根导线我们在 PCB 上所看到的只是一根线而已，它是被整个绿油盖住的，但是我们在这根线的位置上的 Top Paste层上画一个方形，或一个点，所打出来的板上这个方形和这个点就没有绿油了，而是铜箔。在将 SMD 元件贴 PCB 板上以前，必须在每一个 SMD 焊盘上先涂上锡膏，在涂锡用的钢网就一定需要这个 Paste Mask 文件，菲林胶片才可以加工出来。

2025-08-21 00:30:00 587

转载 Allegro 导出文件

导出 DXF文件：选择路径时，两个路径一样。出现问题：ERROR: Invalid program arguments. Terminating program. 原因：DXF输出文档路径放在了中文命名的文件夹下，更改输出路径为全英文及解决。————————————————原文链接：https://blog.youkuaiyun.com/jiangchao3392/article/details/89134316装配主要为 top层装配和 bottom 层装配两层。1，先设置显示好各板层top层为例：主要包

2025-08-20 01:06:35 570

转载 Cadence 板层铜厚设置

原文链接：https://blog.youkuaiyun.com/jiangchao3392/article/details/94380559。铜厚 1 oz=0.035mm or 2 oz=0.07mm。铜厚 1 oz=0.035mm or 2 oz=0.07mm。2层板---1.6mm 板厚设置。2层板---1.0mm 板厚设置。2层板---1.2mm 板厚设置。2层板---2.0mm 板厚设置。2层板---0.8mm 板厚设置。2层板---0.6mm 板厚设置。2层板---0.4mm 板厚设置。

2025-08-20 00:49:08 321

转载 Allegro 机械安装孔制作

当设计多层板时 DEFAULT INTERNAL用于定义中间层，当焊盘放入元器件封装时， Begin layer 对应TOP层， End layer 对应BOTTOM层。同理画好 SOLDERMASK_TOP 层的 shape和PASTEMASK_TOP层的shape。技巧： Edit -> Z-Copy , 如下图，填好缩放大小，鼠标选择缩放目标，完成缩放，删除原shape。save as，保存，选择brose更改路径和命名，命名的时候不能带小数点，否则会报错。

2025-08-20 00:40:44 871

转载 Allegro 过孔绘制

BEGINLAYER 层的 Regular Pad， Thermal Relief， Anti Pad；ENDLAYER 层的 Regular Pad，Thermal Relief，Anti Pad；DEFAULTINTERNAL 层的 Regular Pad， Thermal Relief， Anti Pad；命令行输入：ix r。：命名：via_0_25s_05.pad。：命名：via_0_2s_045.pad。

2025-08-20 00:27:10 183

转载 Allegro中设置规则，布局，走线，铺铜

我们点击工具栏shape 的select shape，然后点击我们刚铺的铜 , 选中参数parameter，我们选择通孔和表贴全连接。然后设置最小线宽为20 ，neck 最小设置为15，最大设置为200，这样有我们可以留有余量，在需要较小的线宽为。接下来布线，我们可以点击display，然后show rats ->net，就可以显示单个焊盘的连接了。除了电源需要多边形覆铜之外，剩下的基本就是走线了，表层走线，底层走线，走不通用过孔，最后对地覆铜。布局的时候主要用到的命令，一个是移动命令，一个是旋转命令。

2025-08-20 00:17:33 734

转载 Allegro PCB 设计中，出零件位置图时，如何将丝印自动放在器件中心

Allegro进行PCB设计时的三个关键步骤：选择Alegro Productivity Toolbox；通过Manufacture > Label Tune进行丝印调整；在弹出菜单中选择Sikscreen层并调整器件丝印位置。原文链接：https://blog.youkuaiyun.com/adubyron/article/details/106122945。第三步：弹出下面菜单，一定要选择sikscreen层，选择器件中，不要去关了界面。

2025-08-20 00:15:00 279

转载 Allegro PCB 规则设置

介绍了使用Allegro进行PCB设计时规则设定的方法，包括线宽、过孔、间距设置及规则使能的过程，同时解决了常见问题' package to package spacing '。2.你的这一部分网络需要另设规则，比如差分对，电源网络等，那么你首先需要新建规则，随后在网络这边手动为其使能，令其匹配上相应的新规则。这样就等于新建了一个类（和AD的class一样的），然后在这个类的属性栏目里将其使能为“DIFF_100”规则。继续上面的页面，往右移动，可以看到vias这一栏，设定过孔规则。

2025-08-20 00:07:48 577