PLL（锁相环）是一种负反馈电路，用于生成与外部输入基准时钟同步的时钟信号。通过M和N分频器，它可以产生不同频率的时钟。M值决定了VCO（压控振荡器）的反馈频率，N值确定了输出与基准频率的关系。通过适当设置M和N，可以根据基准时钟生成所需频率。在PLL锁定状态下，其输出时钟稳定，适合外部电路使用。
下图是某款Sunxi平台的时钟树分布图，输入是24MHZ的晶震源，输出则是很多个不同的频点。
一般来讲，输出频率和输入频率满足如下的关系：
这篇文章讨论这个公式的原理和来历。
下图所示的是PLL的基本结构，这是一个负反馈电路，生成时钟信号的核心部分是压控振荡器(Voltage-Controlled Oscillator, VCO),VCO能够根据所加的电压调整频率的振荡器，从图中可以看到，兼相器可以比较外部输入的基准时钟和VCO自身输入的时钟间的相位差，如果两个时钟一致则维持VCO电压，如果不一致就需要通过控制电路对VCO电压进行调整，VCO主频过高则降低电压，反之则提升电压。
使用按上述过程得到的电压值直接控制VCO， 可以让输出时钟和基准时钟达成一致，但是这样得到的时钟不稳定，因此反馈时钟信号还要用一个低通滤波器去掉高频成分在输入VCO，这样就可以稳定地生成和外部输入时钟相同的频率，相
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