23、数字电路中的发射极耦合逻辑及相关知识

数字电路中的发射极耦合逻辑及相关知识

1. ECL 10K 或/或非门电路

ECL 10K 或/或非门是数字电路中的重要组成部分。以图 3 - 92(a) 所示的电路为例，它是四或/或非门（型号为 10102）的一个部分。每个输入都有下拉电阻，确保未连接的输入被视为低电平。偏置网络的组件值经过选择，以产生 VBB = -1.29 V，保证差分放大器正常工作。每个输出晶体管采用射极跟随器配置，使其发射极电压保持在基极电压以下一个二极管压降，实现所需的输出电平转换。

ECL 10K 采用的射极跟随器输出需要外部下拉电阻。这是因为 ECL 输出转换的上升和下降时间极快（通常为 2 ns），任何超过几英寸的连接都必须视为传输线，并进行端接处理。使用外部电阻而非内部电阻，可让设计者选择满足下拉和传输线端接要求的电阻。对于短连接，最简单的端接方法是将 270 Ω 至 2 kΩ 的电阻从每个输出连接到 VEE。

典型的 ECL 10K 门的传播延迟为 2 ns，与 74AS TTL 相当。当输出未连接时，10K 门消耗约 26 mW 的功率，也与消耗约 20 mW 的 74AS TTL 门相近。然而，ECL 10K 所需的端接也会消耗功率，每个输出根据端接电路配置消耗 10 至 150 mW 的功率。74AS TTL 输出是否需要消耗功率的端接电路，取决于应用的物理特性。

ECL 10K 的逻辑电平如下表所示：
|参数|数值|
| ---- | ---- |
|VILmin| -1.850|
|VILmax| -1.475|
|VIHmin| -1.105|
|VIHmax| -0.810|
|VOHma