CXL 2.0 协议学习指南

第一部分：CXL 2.0 核心架构与概念 (基于规范第2章)

CXL (Compute Express Link) 是一种建立在PCIe物理层之上的高速互联协议，旨在为CPU、加速器和内存设备之间提供高带宽、低延迟的通信链路 。CXL 2.0 在1.1版本的基础上，增加了交换功能，实现了资源池化和扇出，同时保持了完全的向后兼容性 。

1. CXL 设备类型 (Device Types)

CXL规范定义了三种设备类型，以满足不同的应用需求 。

Type 1 设备 (Caching Device):

解读: 这类设备本身不带内存，但拥有一个与CPU内存保持一致性的缓存（Coherent Cache）。它适用于需要对主机内存进行频繁、低延迟、细粒度访问的设备，如智能网卡或执行复杂原子操作的加速器 。

协议支持: CXL.io + CXL.cache 。

举例: 一个AI推理加速卡，它需要快速读取主机内存中的模型权重和输入数据进行计算，通过CXL.cache协议，它可以将常用数据缓存在本地，避免了每次都通过DMA从主机内存读取，大大降低了延迟。

Type 2 设备 (Device with Memory):

解读: 这是功能最全面的设备类型，既有自己的缓存，也挂载了本地内存（如DDR或HBM）。这块内存可以被主机CPU映射到系统统一的地址空间，称为“主机管理的设备内存”(Host-managed Device Memory, HDM)，主机和设备都可以相干地访问它 。

协议支持: CXL.io + CXL.cache + CXL.mem 。

举例: 一个高端GPU或FPGA，它既需要高速访问挂载在其上的大容量HBM内存进行大规模并行计算，也需要通过缓存与主机内存进行高效的数据同步。主机可以直接读写GPU上的HD