3、DRAM计算技术：从近存到存内的全面解析

DRAM计算技术：从近存到存内的全面解析

1. 3D堆叠DRAM与3D近存处理架构

1.1 3D堆叠DRAM架构类型

3D堆叠DRAM有两种常见架构：
- HMC架构 ：采用基于数据包的串行链路，更适合CPU主机，便于编程和控制。
- HBM架构 ：通过硅中介层与并行链路与主机处理器通信，常用于并行度较高的GPU处理器。

3D堆叠DRAM解决了早期近存处理（NMP）设计在集成逻辑和DRAM工艺时遇到的挑战，因为现在DRAM和逻辑位于不同的芯片中。这激发了许多近DRAM处理设计，目标是数据密集型应用领域，如数据分析、图处理和深度学习。

1.2 3D DRAM上的近存处理

1.2.1 基本架构

3D DRAM为近存处理提供了高效的基础。逻辑层采用高速逻辑工艺实现，因此可以在此实例化任何NMP逻辑。同时，由于3D堆叠结构，逻辑层可以通过硅通孔（TSV）与DRAM模块进行高速数据传输。

典型的3D堆叠DRAM近存处理架构中，处理元素（PEs）通常集成在立方体的逻辑层中。PE结构是特定于应用的，许多PE由算术单元和SRAM数据缓冲区组成。PE通过也位于逻辑层的内存接口访问内存数据。

整个立方体被划分为多个金库（vaults），每个金库中放置相同的PE。每个PE可以通过TSV直接访问同一金库中的内存数据。逻辑层中有一个互连网络，用于所有PE之间的数据交换，PE也可以通过该互连网络访问其他金库中的内存数据。通常选择具有网状拓扑的片上网络（NoC）作为互连网络，因为这与金库的分布相匹配。 <